雷達目標模擬器的DSP軟件設計
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為了模擬試驗雷達的回波信號，必須要在基帶上對雷達探測射頻信號進行相位和頻率的調制，并且還要根據雷達所在場景的不同對回波信號做一定的延遲。DMU通過CPCI單板內的DSP將相關的場景參數，如目標數量、目標延時、目標速度、回波的幅度和相位特征調制等相關參數實時加載到FPGA內部，然后通過FPGA控制PDDL產生所被探測目標的延遲回波信號。DSP控制DDS子板完成信號的相位特征調制，并完成多普勒頻率偏移調制，通過對中頻調制解調組件的幅度控制來實現幅度特征調制。
目標的特征調制數據以．tea文件格式預先存儲在操控計算機的硬盤。仿真運行時，主控計算機通過CompactPCI接口連續寫入DMU，DMU將其中的幅度數據通過CPCI接口的J4／J5輸出到中頻調制組件實現對目標信號的幅度特征調制。DMU板載的DDS模塊通過FPGA接口，采用AD9858實現，工作時鐘頻率為1 GHz。3塊DDS子板用以接收通道的本振產生和發射雙通道的本振輸出，如圖7所示。本文引用地址：http://www.104case.com/article/187423.htm
4．2 寬帶分系統的任意波形發生器
寬帶分系統的探測目標為成像目標，試驗雷達所發射的信號為500 MHz帶寬的線性調頻波LFM，其脈寬為128／256／512／1024μs。
按照雷達發射寬帶LFM射頻波形的參數，采用預先存儲LFM的I／Q基帶分量數據在DSP的片外DDR的方法；在雷達場景參數、目標參數有更新時，DSP利用ED-MA操作將片外DDR的基帶IQ波形數據搬移至DSP的L2存儲區，與目標幅度特征參數進行乘累加運算，同時將目標延遲信息調制到基帶波形。DSP實現I／Q數據預先存儲的方法須借助寬帶上變頻單元的DDS實現頻率、相位實時調制。
在一次仿真過程中，目標散射點個數不發生變更。散射點的模擬個數為0～5個；0表示沒有成像目標需要仿真。而對于一次仿真過程，目標散射點的延遲、幅度、速度參數會以數據幀的方式提前下發到寬帶分系統兩片6455DSP的片外DDR存儲區做I／Q分量計算；存儲區的基地址為0xE0000000。每幀數據包含16個雙字；按照最小場景更新周期10 ms計算，30 min仿真時間需要加載的參數總量為約11 MB的數據量。
根據雷達發射機可能選用的參數，利用CCS軟件進行任意波形算法的設計驗證、運行時間估算及程序優化，提高目標特性數據的實時計算速率，滿足雷達場景更新要求小于等于100 ms。仿真的控制主要包括仿真過程中標志寄存器的復位以及每次仿真所涉及的目標散射點個數。兩片DSP定義的仿真控制寄存器的基地址DSP_BaseAdd都為0x009FFE00；另外，DSPA的CE4空間映射有FPGA的片內寄存器。C6455 DSP的C程序如下：
上電后，TMS320C6455首先完成PLL、EMIFA、DDR2的時序配置。AWG板雙C6455 DSP的主頻都為1 GHz；板上所載的IDT的雙端口RAM IDT70 T3509有3片。其中兩片位于兩片6455 DSP之間，各自端接兩個DSP的EMI-FA總線，主要用于雙DSP之間的數據交換，另外一片兩端都端接在FP-GA，沒有直接和DSP EMIFA接口連接。文中的任意波形發生器的IQ通道特征數據的計算不會涉及到DSP之間的數據交換，故寬帶目標的雷達回波IQ數據寫入到FPGA片內的2K字的DPRAM中。
5 總結
本模擬器是采用的是操控計算機加DSP和FPGA的組合結構。DSP信號處理技術要充分利用DSP的信號處理庫和內聯函數，并合理地進行功能分割以進行充分的優化，這樣才能得到最優的總體性能。
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