高速AD測試中的難點

高精度ADC的采樣率不高，測試關鍵是要有高精度的信號源。而高速ADC測試是一項更具挑戰性的工作，其中采樣時鐘的Jitter和高速數字接口是兩個必須面對的難題。

采樣時鐘的Jitter（抖動）問題

隨著輸入信號和采樣頻率的增大，ADC的采樣時鐘所攜帶的Jitter，在很大程度上影響到測試結果，使之成為一項很艱難的工作。這中間有兩個重要的關系需要考慮，第一個重要的關系見圖1的推導。

這是在暫不考慮量化誤差的情況下，ADC的采樣時鐘所攜帶的Jitter與ADC信噪比之間的關系。這一關系也表明ADC的信噪比會受采樣時鐘Jitter所限。公式推導中，在計算采樣誤差幅度時，選取了t=0的時刻，因為此時正弦信號的斜率最大，得到的采樣誤差最大。表1是由式1得到的結果，從中可以看到，被測試的輸入信號頻率越大，對信噪比的要求越高，則對采樣時鐘Jitter的要求越苛刻。如輸入信號是50.1MHz的正弦波，在不考慮量化誤差的情況下，信噪比要測到55dB，則要求采樣時鐘的Jitter不能大于5.649140981ps。如果再考慮量化誤差的帶來的影響，則需要更小的Jitter。

時鐘Jitter并不是高速ADC性能的唯一限制。需要考慮的第二個重要的關系是ADC的分辨率與信噪比之間的關系，

即SNR=6.02×Bits+1.76——（2）

這是從量化噪聲方面考慮得到的公式，由它可以計算理想ADC信噪比的理論上限。
綜合考慮以上兩點，再加上DNL和熱噪聲的因素，得到以下的簡化公式。

式中第二項表示除采樣時鐘Jitter之外的因素，包括量化噪聲、DNL和熱噪聲，N代表ADC的位數。由這個公式，可以計算出測試ADC時所能容忍的采樣時鐘的最大Jitter。具體的做法是，輸入很低頻率的信號，做一次SNR測量，使得式3中第一項可以忽略不計，從而得到ε的值。然后根據ε和芯片可能達到的SNR，再次利用此公式，去計算出能允許的采樣時鐘的最大Jitter，從而判斷測試系統，例如ATE設備提供的時鐘，是否能夠滿足測試要求。

ADC高速接口問題
伴隨ADC向高速發展的趨勢，其數據輸出速率也越來越高（圖2）。在多通道ADC中，由于采用并行轉串行的技術，會要求更高的數據傳輸速率。目前高速ADC一般采用高速、低擺幅的差分信號輸出，如LVDS和SLVS。怎樣才能準確無誤地接收到這些高速，低擺幅的信號，是高速ADC測試所要解決的另一個重要問題。

由于輸出信號擺幅低，如LVDS，單端擺幅只有350mV，如果測試所用的ATE設備以單端信號的方式，分別對兩路差分信號進行采樣，由于這種方法破壞了差分信號的抗干擾結構，再加上信號速度高，使得采樣時ADC的輸出信號很容易被環境噪聲所淹沒，出現誤碼。所以這時就要求ATE設備在采樣通道中，集成有真正的差分比較器，以保證采集這種低擺幅差分信號的正確性。