正確理解時鐘器件的抖動性能

圖4 典型鎖相環輸出噪聲分布

根據鎖相環輸出的噪聲分布特性，對于基于鎖相環電路設計的高抖動性能時鐘器件，必須正確評估各部分電路的噪聲特性，合理設計鎖相環環路帶寬WBW，如設計電路使得環路帶寬WBW 在兩噪聲源相位噪聲交叉點對應的頻率附近，保證此時環路輸出的相位噪聲最小，圖5 在輸入參考時鐘REF 有較大噪聲條件下，環路帶寬為~10Hz 鎖相環輸出噪聲性能，圖6 在參考時鐘REF 近端噪聲比較干凈，環路帶寬設為100KHz 附近時的輸出噪聲，兩者在對應的應用條件下都可以得到較佳的時鐘抖動性能。

圖5 環路帶寬為~10Hz 鎖相環輸出噪聲

圖6 環路帶寬為100KHz 鎖相環輸出噪聲

3時鐘驅動器

時鐘驅動器主要功能為時鐘信號分發和增強驅動能力，可分為兩大類：不帶鎖相環的高性能時鐘驅動器，和帶鎖相環實現零延遲等功能的時鐘驅動器。

3.1 不帶鎖相環的時鐘驅動器

對于不帶鎖相環的時鐘驅動器，表征抖動性能通常采用的是附加抖動指標(即噪聲低噪)，如下圖7所示，附加抖動被定義為：

為了準確表征驅動器本身引入的抖動指標，必須要求輸入均值抖動小于器件本身的附加抖動，如圖8是基于CDCLVC1310 器件的一個測試例子，從圖中可以看出若輸入信號為100MHz 時，在1MHz 偏置頻率驅動器的低噪大概為-157dBc，在(12KHz ~ 20MHz)積分帶寬內對應的附加抖動指標為：

圖8 附加抖動測試波形

此外，考慮在實際應用系統中，輸入時鐘信號抖動性能往往比不帶鎖相環的時鐘驅動器附加抖動差，因此不同廠家采用系統級附加抖動來表征驅動器本身的附加抖動，圖9 是一個例子，驅動器對輸出時鐘抖動貢獻的系統附加抖動為Jrms, add 183.762 182.12 24.64 fs 。此時，時鐘驅動器輸出總抖動主要由輸入信號的抖動成分決定，器件本身引入的附加抖動非常小，因此器件本身的附加抖動(或稱噪聲低噪)往往比系統級的附加抖動大一些，在選擇高性能時鐘驅動器時，要注意正確識別附加抖動和系統級附加抖動指標。

圖9 系統級附加抖動測試

3.2零延遲時鐘驅動器

零延遲時鐘驅動器主要應用在集中定時并行通信系統或基于CPU 系統的并行總線通信中，如給DDR等供時鐘，要求輸入和輸出時鐘的相位同步，采用內部集成PLL 的方法實現零延遲功能，此時器件輸出的抖動性能主要由器件本身決定。對于此類器件的應用場景，必須要滿足并行數據通信的建立時間和保持時間規格，因此對時鐘驅動器表征抖動常用的指標是相鄰周期間抖動和周期抖動，下面是CDCU2A877 器件的抖動規格，其中，考慮DDR 存儲器需要上、下邊沿采樣，故在JEDEC 標準里對DDR 器件的半周期抖動也做了約束。

表1 CDCU2A877 器件手冊抖動規格

4鎖相環時鐘器件

隨著半導體制造工藝的迅速發展，模擬半導體行業演進到130nm或65nm 節點時，意味模擬器件的集成度可以越來越高。目前，單芯片集成鎖相環時鐘IC 芯片，可以實現多鎖相環集成、多VCO 集成以及時鐘分布電路于一體，時鐘器件種類繁多，同時有些器件即可作為時鐘合成器應用，也可用作抖動濾除功能實現高性能時鐘輸出。

4.1 時鐘合成器(CSU)

也稱為時鐘倍頻器(CMU)，對輸入信號進行倍頻以產生各種不同頻率的輸出，若參考時鐘為本地振蕩器或內部集成時，也稱為時鐘發生器(Clock Generator)。根據應用場景的不同，目前集成IC 內部壓控振蕩器通常采用采用環形振蕩器和LC 振蕩器。環形振蕩器的調諧范圍更寬、功耗更低，而且芯片面交更小等，被大量應用在對集成度要求較高的應用場景，而LC 振蕩器具有品質因數Q 值高的優勢，噪聲性能較環形振蕩器好，被廣泛引用于對抖動指標有較高要求的通信、醫療等領域。

當時鐘器件作為時鐘合成器應用時，環路帶寬通常是在100KHz~400KHz 左右，根據具體應用場景，如輸入頻率和輸出頻率不同，環路帶寬和相位余量可有差異。因此，時鐘合成器輸出抖動主要由參考時鐘噪聲分布和本地振蕩器的噪聲分布共同決定。作為一顆在消費類終端產品應用的時鐘合成器件，CDCE706 的輸出相位噪聲如圖8 所示，均值抖動為1.8ps@10KHz~5MHz，可滿足大多數消費類產品的應用需求。.