一種高速連續時間Sigma-Delta ADC設計

摘要：在TSMC O．18 μm CMOS工藝下設計了一款寬帶寬、低功耗的連續時間Sigma-Delta ADC調制器。該調制器可以應用于無線通信、視頻、醫療和工業成像等領域，它采用三階RC積分環路濾波結構，提高了可達到的精度。針對環路延時降低系統穩定性的問題，在環路中引入半個采樣周期的延時，以此提高調制器的精度；同時采用非回零的DAC結構來減小系統對時鐘抖動的敏感度。通過結構的選取和非回零的DAC結構的使用，調制器對時鐘抖動有很強的忍受能力。該Sig-ma-Delta ADC的帶寬可以達到5 MHz，信噪比可達63．6 dB(10位)，整個調制器在1．8 V的電壓下，功耗僅為32 mW。
關鍵詞：Sigma-Delta A／D轉換器；連續時間調制器；高速低功耗ADC調制器；時鐘抖動

O 引言
隨著近些年來無線通信與視頻技術的廣泛應用，在這兩個方向上主要使用Pipeline ADC和連續時間Sig-ma-Delta ADC(CTSD)。相比于Pi-peline ADC，連續時間Sigma-Delta ADC主要有以下幾個優點：它有著更低的功耗，并且自身固有的抗混疊濾波功能，省去Pipeline ADC對前置濾波器的苛刻要求。由于這些優點，連續時間Sigma-Delta ADC還非常適合應用于醫療設備以及工業成像領域中。當然，連續時間Sigma-DeltaADC也有一定的缺點，主要是系統對時鐘抖動非常敏感，并且非零環路延時對調制器信噪比有很大的影響。
在本文中，設計了一款三階一位單環反饋結構的連續時間Sigma-Delta ADC，其帶寬可達5 MHz，精度為10位，其中積分器采用RC積分器的形式。系統引入了半個周期的延時，提高了系統的穩定性，使得輸入信號的最大幅度大幅提高，進一步增加了調制器轉換信號的精度。同時，由于采用了新型的系統結構和非回零D／A轉換器，使得調制器忍受時鐘抖動的能力有了很大的提高，在與同類型的ADC設計的比較中達到了較高的水平。

1 系統結構設計
1．1 結構設計
由于連續時間Sigma-Delta ADC結構的系數不能像離散時間結構那樣用電容的精確比值來實現，而是用電阻電容乘機的絕對值來實現，偏差較大。所以選擇單環結構來實現系統的設計。為了實現5 MHz帶寬和10位的精度，首先分析單環結構理論上的動態范圍公式：

式中：L為系統階數；N為量化位數；OSR為過采樣率。
選取的系統結構見圖1。對于單環結構來說，當系統的階數超過三階后，系統的穩定性會受到影響，從而導致可實現的動態范圍降低。多位量化器需要校正電路，增加了電路的成本和面積，而一位量化器和D／A轉換器具有天然的線性，減小了系統的非線性誤差。故本文選擇三階一位單環結構。系統中加入一個很小的反饋系數 r，在系統帶寬附近引入一個零點，可以將系統的信噪比提高大約8 dB。同時，調制器使用了半個周期的環路延時，大大提高了系統的穩定性。在設計時，利用圖1中b3這一路的反饋來系統地補償環路延時。結合系統對動態范圍的要求，根據式(1)，選擇系統過采樣率OSR=32。
由于連續時間Sigma-Delta ADC缺少現成的設計工具，該設計采用的方法是先設計好離散時間的噪聲傳遞函數NTF(z)，根據式(2)：

求出離散時間的環路傳遞函數H(z)，再利用Matlab工具箱中的d2cm函數將H(z)轉換為連續時間結構的環路傳遞函數H(s)。由于本結構的環路中加入了半個周期延時，故根據文獻中的方法，將H(z)轉換成等價的H()。因此，傳遞函數變為式(3)：

式(3)中分離出來的系數bn-1’就是系統結構圖1中反饋系數b3，通過對系數b3的選擇可以精確地補償系統中半個周期的延時。再利用d2cm函數將H()轉換為H(s)。經過Sealing后，得到系統的系數為a1=O．3，a2=0．3，a3=0．5，b0=1，b1=1，b2=1，b3=O．9，r=-0.04。經過系統仿真可知，在處理5 MHz帶寬內的信號時，系統的信噪比可達到72．3 dB。