一種高速低功耗LVDS接收器電路的設(shè)計(jì)
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差分轉(zhuǎn)單端比較器原理如圖5所示，該比較器由偽差分輸入對(duì)和電流鏡像負(fù)載構(gòu)成，同時(shí)增加了反相器驅(qū)動(dòng)。邏輯控制和輸出驅(qū)動(dòng)電路原理如圖6所示，當(dāng)輸出控制邏輯EN為高電平時(shí)，輸出驅(qū)動(dòng)管均關(guān)斷，輸出節(jié)點(diǎn)為高阻輸出模式；當(dāng)輸出控制邏輯EN為低電平時(shí)，輸出信號(hào)隨輸入信號(hào)的改變而變化。本文引用地址：http://www.104case.com/article/176455.htm
3 接收器電路版圖設(shè)計(jì)及仿真
接收器電路采用65 nm CMOS 1P9M Logic工藝進(jìn)行版圖設(shè)計(jì)，如圖7所示，版圖大小190μm×60μm，從右到左依次為去耦合電容、ESD二極管、接收器電路等。接收器電路版圖主要考慮輸入差分對(duì)管的匹配、差分信號(hào)線的對(duì)稱走線以及屏蔽等。
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