一種單端10-bit SAR ADC IP核的設計
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1．2 DAC電路架構
本文采用的DAC架構如圖1所示，主要采用分割二進制電容加權結構，由逐次逼近邏輯(SAR)產生的控制信號S0到S11來控制DAC的開關。其中：
的能量。在進行第二位的比較時，DAC進行兩種轉換：如果Vsh>Vdac，進行“up”轉換，即C1接Vref(C1起始接GND)，因此Vdac=3／4Vref，則需要從參考電壓吸收的能量；相反地，如果VshVdac則需要進行“down”轉換，如圖4所示；C1接Vref(C1起始接GND)而C2接GND(C2起始接Vref)，因此Vdac=1／4Vref，假設它們在同一時間進行變換，則需要的能量。它所需要的能量是“up”轉換時能量的5倍；發生這種情況是因為C2最開始充進去的電荷都必須向地(GND)放走，而C1則必須從參考電壓(Vref)上吸收電荷。而分割電容陣列在轉換時的能量消耗較少。為了與上述例子進行比較，也拿一個2-bit的分割電容陣列為例，如圖4所示，其中C1p=C2p=C1n=C2n=C0。清零階段，所有電容全部接GND，沒有能量消耗。當清零過后，進行第一位的比較時，C1p與C2p的下極板接Vref，DAC的輸出Vdac等于1／2Vref，其中Vref是參考電壓，此時電容從參考電壓吸收的能量。當進行第二位的轉換時，DAC進行兩種轉換；如果Vsh>Vdac，進行“up”轉換，即C1n接Vref(C1n起始接GND)，需要從參考電壓吸收的能量；相反的，如果VshVdac，則需要進行“down”轉換，如圖4所示；C1p接GND(C1p起始接Vref)，需要從參考電壓吸收
。本文引用地址：http://www.104case.com/article/176406.htm
從上述可以看出，傳統電容陣列在“up”轉換時消耗能量最少，而在“down”轉換時消耗能量最大，而分割電容陣列相對來說消耗的能量較少。通過仿真可以得知，本文所用的SAR ADC結構由于電容偏轉所消耗的平均能量比傳統的SAR ADC要節省30％左右。
對于高速應用的ADC來說，一個重要的技術指標就是DAC的建立時間。在“down”轉換過程中，傳統電容陣列中需要有兩個電容進行切換，而控制電容轉換的開關在轉換過程中的任何不匹配，無論是隨機的還是確定的，都可以引起電容陣列向錯誤的方向進行轉換，甚至引起前置放大器的過載。而分割電容陣列在每一位的比較過程中，只有一個電容變化時，對開關信號的歪斜有很好的抵制作用。圖5是通過仿真對兩個電容陣列的建立時間進行了對比。從仿真結果可以看出，當分割電容陣列和傳統陣列開關時間的寬度相同時，分割電容陣列的建立時間比傳統陣列的建立時間快了8％左右，而且電容值越大，建立時間縮小的越明顯。
1．3 比較器電路架構
文中采用的比較器結構簡化如圖6所示，它是由三級預放大和鎖存器組成，其中一、二級預放大器結構相同。比較器的失調電壓是影響比較器比較精度的一個重要參數，進而影響整個ADC的精度，而失調電壓是經過放大器放大之后再存儲在電容上的，所以放大級的增益不能太大。過大的增益會使輸出飽和，這樣存儲在電容上的電壓就不能反映真實的失調電壓的值，所以三級預放大器每一極均有較小的增益，這樣做還可以獲得較大的帶寬，提高比較器整體的響應速度。但是比較器的增益過低，則會影響其精度，而鎖存器的使用則是為了提高比較器的增益，同時又降低其功耗，進而提高比較器的有效精度。
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