利用RapidIO技術搭建的可重構信號處理平臺

在仿真過程中，最關鍵的部分是驗證rapidIO核的邏輯功能。Altera公司提供的rapidIO IP核的邏輯層接口符合avalon總線的接口時序[4]（avalon總線是由Altera公司提出，用于在基于FPGA的片上系統中連接片內處理器和片內外設的總線結構）。對rapidIO核的控制可以參照avalon規范[5]。
2.5 缺陷及解決方案
在系統中，每路LINK口實現300 MB/s的帶寬，如果6路LINK口同時發送數據，總帶寬將達到14 Gb/s，已經超出了RapidIO的IP核所能支持的最大帶寬。這時，RapidIO鏈路將成為數據傳輸的瓶頸，從而造成DSP的傳輸速率降低。另外，當少于3個DSP發送數據時，又會造成RapidIO鏈路的浪費。這像大城市中的交通一樣，在上下班高峰時道路會擁堵，在其他時間，道路又暢通無阻。生活中，很多人會避免上下班高峰時期出行。類似地，在使用此系統時，應該盡量避免在一塊DSP板卡上同時發送6個DSP的數據到其他板卡。
本文提出了一種利用RapidIO技術搭建的可重構的信號處理平臺，并簡要介紹了其邏輯功能的實現。該平臺的最大優勢就是系統的可重構性。使用這樣的信號處理平臺，DSP工程師可以根據不同算法的數據流向重新搭建出更加優化的DSP網絡拓撲結構，從而提高數據的傳輸效率。總之，可重構的信號處理平臺能夠靈活地改變系統中DSP網絡的拓撲結構以適應各種數據流向的應用，為用戶和國家節省大量的設備購買費用和研發時間。
參考文獻
[1] FULLER S.RapidIO：The embedded system interconnect. Wiley，ISBN：978-0-470-09291-0，US.，2005.
[2] RapidIO Trade Association.RapidIO interconnect Specification Rev.2.0.www.rapidio.org，2008．
[3] BOUVIER D，RapidIO：The interconnect architecture for high performance embedded systems.www.rapidio.org，2009.
[4] Altera Corparation.RapidIO megacore function user guide. www.altera.com，2008.
[5] Altera Corparation.Avalon interface specification.www.altera.com，2008.