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        寬帶視頻切換集成電路AD8108/AD8109及其應(yīng)用

        作者: 時間:2010-04-01 來源:網(wǎng)絡(luò) 收藏

        2.1 時序圖
        的串行模式時序圖如圖3所示。圖中,其時鐘信號CLK和刷新信號均是下降沿有效。特別應(yīng)當注意的是,數(shù)據(jù)的建立時間t1最少為20 ns,的鎖存時間t6最少為50 ns,即在數(shù)據(jù)建立后,最長不超過180 ns(t7)串口輸出數(shù)據(jù)。故當一組數(shù)據(jù)(D3-D0)傳送完時,可立即在時鐘下降沿有效,(降為低電平)鎖存數(shù)據(jù);也可停止時鐘,隔一段時間使有效。

        本文引用地址:http://www.104case.com/article/166746.htm


        圖4所示是其工作在并行模式時的時序圖。該模式下,數(shù)據(jù)的建立時間和信號的鎖存時間均與串行模式相同。
        2.2控制邏輯的編程
        串行工作模式通常使用引腳、CLK、DATA IN、和。第一步,應(yīng)在低電平有效的情況下,設(shè)為低電平,使其工作在串行模式;第二步,串行輸入32 bit的數(shù)據(jù)以完成一次輸入輸出配置的更改。每個輸出端口對應(yīng)4 bit位(D3~DO,D3先輸入,如D3為低電平,則相應(yīng)的輸出阻斷,緊跟的D2~D0則沒意義),共8個輸出端口,第8個輸出端口的數(shù)據(jù)最先輸入;第三步,在32 bit的數(shù)據(jù)全部輸入完畢時,停止CLK信號,變?yōu)榈碗娖剑⒏鶕?jù)剛輸入的32 bit數(shù)據(jù)來矩陣的輸入輸出配置。如果在為低電平期間,CLK信號沒有停止。則矩陣數(shù)據(jù)動態(tài)更改;第四步,變?yōu)楦唠娖剑?2 bit數(shù)據(jù)鎖存完畢。
        需要注意的是:如果多個器件級聯(lián),則一次更改所需bit數(shù)是32與器件數(shù)的乘積。串行數(shù)據(jù)首先輸入第一個芯片的DATA
        IN,然后依次進入其它芯片,直至最后的芯片。因此,給最后一個芯片的數(shù)據(jù)是程控序列的前端。
        并行工作模式一次只允許更改一個輸出端口的配置。由于一次更改只花費一個CLK和周期,因而極大地提高了更改速度。并行工作模式需用到引腳、CLK、、D3-D0、A2~A0和。第一步,首先是在低電平有效的情況下,設(shè)置為高電平,使其工作在并行模式;第二步則設(shè)置為高電平,同時設(shè)置輸出地址A2~A0,和輸入地址D2~DO,以及輸出使能端D3,以使4位數(shù)據(jù)D3~D0裝入由A2~A0決定的32位移位寄存器中的某個4位單元段。第三步,端置低電平。32位移位寄存器中的數(shù)據(jù)被鎖存到并行寄存器中,再經(jīng)8x4:8解碼后控制矩陣完成
        必須重點考慮的是:復(fù)位信號不能復(fù)位中的所有寄存器,只是將切換矩陣的所有輸出通道設(shè)為禁止狀態(tài),而寄存器中切換邏輯仍置于一個隨機的排列中。因此,不管是串行模式還是并行模式,初始上電后,都必須將所有的移位寄存器編程為期望的狀態(tài)。

        3 AD8108/AD8109的及注意事項
        AD8108/AD8109是高密度集成模塊,利用其輸出使能、片選使能的不同特征可構(gòu)建超過8x8的大尺寸切換開關(guān)。構(gòu)建更大的矩陣開關(guān)
        時,可將它們與AD8116配合使用。圖5所示是使用2片AD8108組成的8x16切換系統(tǒng),該系統(tǒng)可實現(xiàn)8路輸入中的任一路向16路輸出中的任一
        路輸出,可滿足某型雷達告警設(shè)備比幅測向功能測試時需要將兩路窄脈沖序列不同時切換到四個方向、四個頻段16通道的需求。



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