基于DSP Builder的帶寬自適應全數字鎖相環的設計與實現

分析式(5)中得到的兩個參數K1和K2，若式中c和ζ為常數，則參數K1和K2的變化只與輸入信號頻率ωref的變化有關，因此，得到的全數字鎖相環模型具有自適應的特性，這是傳統的全數字鎖相環不具有的新特點。

2 帶寬自適應全數字鎖相環的DSP Builder建模
2．1 DSP Builder介紹
由于FPGA廣泛應用，使得EDA軟件QuartusⅡ在很多領域中顯得尤為重要，目前全數字鎖相環的設計多是通過EDA技術完成，使用FPGA予以實現。這就需要設計者對FPGA硬件電路及硬件描述語言VHDL或者Verilog HDL非常熟悉；同時，由于在QuartusⅡ環境下使用硬件描述語言進行編程設計系統模塊時相當繁瑣。而Matlab在搭建系統的數學模型方面功能強大，具有專門的建模仿真工具Simulink，可以進行圖形化的建模仿真。但是Matlab本身不支持硬件電路，只能完成單純的數學模型的建模、仿真。如果把兩者的優勢結合起來，使二者揚長避短，則可以使復雜的電子系統的設計變得相當容易且直觀。
DSP Builder是Altera公司推出的一個面向DSP開發的系統工具。它是作為Matlab的一個Simulink工具箱出現的，可以在atlab／Simulink環境下進行圖形化建模仿真。DSP Builder中的模塊是以算法級的描述給出的，易于用戶從系統或者算法級進行建模，甚至不需要十分了解FPGA本身和硬件描述語言。在DSPBuilder的模塊庫中還提供Matlab和QuartusⅡ的接口模塊Signal Compiler，利用該模塊可以方便地把在Ma-tlab／Simulink環境下建立的算法或者系統級模型轉化為FPGA可編譯的后綴為．vhd的VHDL語言程序。在QuartusⅡ中打開工程文件，可以對生成的程序進行編譯、時序仿真，完成后可以結合FPGA開發板的引腳情況鎖定引腳，經過編譯、適配后即可下載到FPGA開發板上完成硬件測試和硬件實現。
2．2 帶寬自適應全數字鎖相環的DSP Builder建模
該設計方法就是在Matlab／Simulink環境下借助DSP Builder簡單、方便快速地建立上述分析得到的全數字鎖相環的數學模型，各個模塊建模方框圖如圖3所示。按照以上各個模塊方框圖連接，構成整個系統模型，并加入系統時鐘Clock模塊和Signal Compiler模塊，即完成整個系統的。DSP Builder建模。其中輸入信號K1和K2是由式(5)計算得到，用6位無符號整數表示，K1和K2可以隨著輸入信號Phi_ref頻率的變化而自適應的做出調整；Phi_ref和Phi_out分別為環路的輸入和輸出信號，都采用1位無符號的整數表示。

3 帶寬自適應全數字鎖相環的軟件仿真和FPGA實現
3．1 帶寬自適應全數字鎖相環的軟件仿真
在圖3建立的模型基礎上，該設計首先對帶寬自適應全數字鎖相環進行了軟件仿真，主要包括Matlab／Simulink仿真和QuartusⅡ時序仿真。其中系統的各個參數為：阻尼系數ζ=O．707，系統時鐘周期Tclk=1／fs，采樣頻率fs=250 MHz。圖4為輸入信號Phi_ref取不同頻率時的Matlab／Simulink仿真波形。