基于DSP的QPSK調制的設計與實現

3 硬件系統設計
3．1 硬件組成
(1)核心板核心板主要由一塊DSP組成，采用TI公司的TMS320VC5416。該器件采用增強型哈佛結構，片內共有8條總線(1條程序總線、3條數據總線和4條地址總線)，具有功耗小，高度并行等優點；片內有128 K字節的ROM，16 K字節的DARAM，3個多通道緩沖串口(McBSPs)，加強型的8/16位并行主機接口(HPI)，16位可編程定時器，支持外部總線到內部存儲器的DMA操作。該器件外圍輸入輸出電平為3．3 V，內核電壓為1．8 V。
(2)電源部分 穩壓電源電路采用5 V直流供電，通過AMSll7電源轉換器分別轉換成3.3 V和1．8 V。因存在模擬和數字2種信號，同時需要模擬和數字供電，系統中利用2個10μH的電感將這2種電源分離，以免產生相互干擾。
(3)MCU部分 MCU采用STC公司的89LE58RD，其供電電壓為3.3 V，具有32個I／O引腳，20 K字節的片內ROM，256字節片內RAM。89LE58RD通過異步串口與PC機相連，其輸入輸出電平為TTL標準，通信線路上的數據信號采用RS一232C電平標準。系統采用MAX202進行電平標準轉換。
(4)A/D，D／A轉換采用D／A和A/D轉換器，該模塊選用了ADI公司的AD7303，它是一個8位雙通道電壓輸出D／A轉換器，最高工作時鐘為30 MHz。AD7303內部有1個16位的移位寄存器、2個輸入寄存器和2個D／A轉換寄存器。16位移位寄存器的低8位(DB0～DB7)用來存儲待轉換的數字量，高8位(DB8～DBl5)是控制碼，通過控制碼選擇通道和不同的數據裝載方式，通過控制位LDC、A／B、CRl和CR0設置為兩路輸出方式。AD7303采用SPI方式與。DSP的多路緩沖串口(McBSP)相接。
(5)SRAM 靜態存儲SRAM采用IS6lLV25616，其速度為10 ns，存儲空間為256 K字節，供電電壓為3.3 V。
3．2 實現方案
圖4給出調制實驗系統總體設汁框圖。PC機為通信終端；單片機用來控制數據收發；DSP運行QPSK等相關算法；SRAM用來存儲算法及相關數據。當系統重新加電時，自動把程序及相關數據導入到DSP中。PC機通過異步串口連接單片機，利用串口調試軟件如“串口調試助手”，即可與單片機交換數據。單片機一方面與PC機交換數據，另一方面則直接通過HPI接口從DSP內存中讀寫數據。這樣DSP與PC機通信不需花費時間，大大節省了DSP的資源。DSP利用多通道緩沖串行口McBSP發送數據給D／A轉換器，以便在模擬線路上進行傳輸。

4 QPSK的設計與實現
QPSK信號可看成是2個BPSK信號之和，它有4種不同的初始相位。首先在DSP中產生1個正弦波，然后從已經存入存儲器的數據中每次讀出2位二進制信息，串并轉換輸入的二進制信息，把偶數位信息放人數組I(同相支路)中，奇數位信息放入數組Q(正交支路)中，把產生的I、Q兩路的一部分PN碼片分別存儲于DSP內部存儲器，經過串/并轉換后的二進制信息與存儲器中的I、Q兩路的。PN碼片分別進行模2加運算，實現短碼擴頻，短碼擴頻后省去了低通濾波器，可直接正交調制，設計中采用了選相的方式，即根據擴頻后的I、Q兩路的信息進行選相。選相時I、Q的組合采用格雷編碼方式，當I=0、Q=0時選擇初始相位0；當I=0、Q=1時選擇初始相位π/2；當I=l、Q=1時選擇初始相位π；當I=1、Q=0時選擇初始相位3π／2。為保證每個碼元都能有完整的波形輸出，存儲的正弦波為兩個周期。1個周期有64個點，初始相位為0，相當于從第16個點開始連續讀1個周期正弦波。圖5是QPSK調制流程圖，圖6是調制后的QPSK信號波形圖，是在CCS仿真軟件中看到的波形圖。圖6中的縱坐標為幅度值，單位為mV；橫坐標為時間軸，單位為μs。

5 結語
實驗證明，基帶數字調制算法QPSK系統達到了設計要求，且能提供較高性能。但因缺少射頻模塊及天線，該平臺不能在無線信道上調試和實驗，這是下一步研究目標。