基于VHDL的圖像傳感器TCDl206的驅動設計

3 驅動時序及驅動設計
3．1驅動時序分析
TCDl206在圖2所示的驅動脈沖作用下工作。當SH脈沖高電平到來時，φ1脈沖為高電平，其下形成深勢阱，同時SH的高電平使φ1電極下的深勢阱與MOS電容存儲勢阱溝通。MOS電容中的信號電荷包通過轉移柵轉移到模擬移位寄存器的φ1電極下的勢阱中。當φSH由高變低時，φSH低電平形成的淺勢阱將存儲柵下的勢阱與φ1電極下的勢阱隔離開。存儲柵勢阱進入光積分狀態，而模擬移位寄存器將在φ1與φ2脈沖的作用下驅使轉移到φ1電極下的勢阱中的信號電荷向左轉移，并經輸出電路由OS電極輸出。DOS端輸出補償信號。

由于結構上的安排，OS端首先輸出 13個虛設單元信號，再輸出51個暗信號，然后才連續輸出Sl到S2160的有效像素單元信號。第S2160信號輸出后，又輸出9個暗信號，再輸出2個奇偶檢測信號，以后是空驅動?？镇寗拥臄的靠梢允侨我獾摹Ｓ捎谠撈骷莾闪胁⑿蟹制媾紓鬏數?，所以在一個SH周期中至少要有1 118個φ1脈沖。RS為復位級的復位脈沖，復位一次輸出一個信號。
3．2驅動電路設計
驅動電路的作用是給CCD提供正常工作所需要的邏輯時序脈沖和偏置工作電壓．并在CCD的輸出端把光電轉換得到的電荷量轉變成電壓量輸出。驅動脈沖信號的波形、相位、前后沿時間等對器件工作有很大影響。
為了保證CCD工作穩定可靠．必須設計符合CCD正常工作要求的時序脈沖和驅動控制電路，驅動控制脈沖與CCD良好配合，才能充分發揮CCD的光電轉換、電荷存儲和電荷轉移等功能。不同型號的CCD要求的工作參數不同，很難設計一種驅動控制電路同時滿足多種CCD工作需要，即使是相同像元數的CCD器件，若型號不同也不具有互換性。
TCDl206傳感器的驅動脈沖都為周期性方波，但周期和占空比不同。其4路驅動脈沖之間需要滿足特定的時序關系：根據驅動脈沖時序圖可知在1個SH周期中至少有l 118個φ1脈沖。即TSH>l 118T1，T1為驅動脈沖φ1的周期。這里選擇TSH=1 128T1。在SH為高電平期間，要求φ1l與φ2有一個大于SH=1持續時間的寬脈沖，這是由于此時像元中的電荷正在向兩列寄存器中轉移，如果在此期間φ1與φ2有上升或下降沿出現，則會造成電荷轉移不完全的情況。時鐘脈沖φ1，φ2頻率的最大值是l MHz，典型值是0．5 MHz。復位脈沖RS頻率的最大值是2 MHz，典型值是1 MHz。本設計中都選用典型值。而且φ1、φ2必須反相，占空比l：l；SH的高電平脈沖寬度要小于φ1，φ2；RS與CLK時鐘的占空比為l：4。
3．2．1原理圖設計
確定SH、φ1、φ2和RS的參數后，則可根據它們之間的時序關系設計硬件邏輯圖，如圖3所示。

本設計利用CPLD作為硬件設計平臺，它具有較高的靈活性，電子電路設計完成后，如果需修改時序邏輯。只需重寫CPLD內部邏輯電路即可。因此，CPLD非常適合用于設計CCD驅動電路。
各個模塊的設計采用VHDL語言描述。采用4 MHz的時鐘CLK作為輸入的時鐘，Dl模塊用于將時鐘信號進行8分頻，將4 MHz的時鐘頻率分成0．5 MHz。D2模塊是將時鐘頻率分成l MHz，占空比為l：4。COUNTERll28模塊和NCOUNTERll28模塊分別是上升沿和下降沿計數，計數范圍在0～1128之間循環，在前兩個時鐘為高電平，其余時間都為低電平。
電路實現是先用D1模塊將4 MHz的時鐘頻率分成0．5 MHz，用0．5 MHz的脈沖作為COUNTERll28和NCOUNTERll28的輸入端，將COUNTERll28和NCOUNTERll28的輸出相與，輸出結果就是SH，將D1和COUNTERll28以及NCOUNTERll28的輸出進行邏輯或，則得到φ1，再將φ1反相，得到φ2，由D2模塊可直接得到RS。