基于網口傳輸的LED同步屏控制系統及其FPGA實現
加入技術交流群
2．1．1 DVI接口
TFP40lA轉換后向FPGA輸入以下信號為QE／QO為每組信號送出紅綠藍各8 bit數據。本設計使用TFP40lA單鏈路TMDS方式；ODCK為數據時鐘；DE為數據使能；VSYNC／HSYNC為場同步信號，行同步信號。
2．1．2 STR核心控制FPGA設計
采集發送板的核心為高速邏輯器件FPGA，FPGA各功能框圖如圖2所示。FPGA通過實時采集數據并利用SDRAM緩存實現采樣、緩存、格式轉換等一系列高速同步數據處理。同時，FPGA通過采樣發送板上的CPU接收計算機的控制指令來適應不同的顯示屏和不同的應用環境。
FPGA各功能模塊說明如下：
1)采集模塊 ①伽馬校正：對于不同的節目源、不同的顯示屏體，需要經過不同數值的伽馬校正來獲得更符合人眼視覺的顯示效果，得到更清晰的圖像。本設計提供伽馬校正接口，通過采樣發送板上的MCU，可根據最終顯示效果設置不同的伽馬校正值。在采集數據輸入后，即轉換成經過校正的顯示數據。②權值分離和數據重組：對輸入串行數據進行權值分離處理，并根據CPU設置的顯示屏掃描模式進行初步數據重組。
2)SDRAM控制和仲裁器 系統需要實時處理每一幀顯示數據，通過大容量的外部存儲器作為緩存器。同步處理輸人幀接收和輸出幀提取。
在以往的設計中，一般采用2片SRAM(靜態存儲器)將2幀信號獨立存儲，大容量的SRAM成本高昂。本設計中。采用單片SDRAM設計。相同容量的SDRAM比SRAM價格低得多，而采用單片SDRAM，整個系統的成本將進一步下降；同時與FPGA接口減少，對FPGA的I／O口需求減少，優化器件選擇。
兩幀顯示信號分時讀寫，當前正在緩存的幀數據和當前正在讀取的上一幀數據在SDRAM里用不同的頁面來分別進行存儲。由于單片SDRAM控制和數據總線只有一組。所以需要SDRAM控制仲裁器模塊來實現無縫分時總線切換控制。
采集模塊和輸出模塊分別將數據流切片，轉成小數據塊，數據流切片后，各模塊每次占用總線的時間減短。經過精確計算每個模塊占用總線的時間、2次占用總線要求的最長間隔，設計合適大小的數據流切片大小：2個模塊即可實現無縫分時占用SDRAM總線。
3)網口編碼輸出 輸出控制模塊按照顯示屏的掃描模式分區采集緩沖SDRAM中的數據，并轉換重整成新的網口串行傳輸格式。除了顯示數據需要通過網口傳輸外，為實現遠程設置現場控制板，還需要將控制參數通過網口傳輸。網口編碼前將顯示數據包和控制信號包，經過分時復用，經網口編碼器編碼后送至RTL8208B傳送。
4)幀同步控制 數據在采樣發送板需要同步處理兩幀信號，為了穩定地將輸出網口的幀信號與輸入的DVI幀信號同步，幀同步模塊通過同步指令，將兩個時鐘域的幀信號鎖定在一起，以實現幀信號同步控制，避免出現顯示畫面斷裂的情況。
2．2 現場控制板功能分解
圖3為現場控制板FRC總體架構圖和FPGA功能模塊框圖。本文引用地址：http://www.104case.com/article/163146.htm
評論