多碼率QC-LDPC譯碼器設計與實現

　　具體結構如圖2（b）所示。

圖2 CNU 和VNU 電路的結構

　　輸出緩存RAM 組用來存儲和輸出譯碼結果，同樣也采取了乒乓操作，支持數據塊連續的輸入輸出。控制和尋址模塊是譯碼器的核心模塊，它為譯碼器提供各種控制信號和讀寫RAM 的尋址信號。尋址模塊分為CNU 地址產生模塊和VNU 地址產生模塊兩部分，CNU 地址產生模塊的起始地址都是其偏移值；而VNU 地址產生的地址則都是從0 到Z。

　　由于采用了輸入輸出雙緩沖，所以譯碼器中最多可以存在三塊數據塊，同時這三塊數據塊可以是不同碼率的數據塊，這就實現了對連續輸入的不同碼率數據塊自適應譯碼的功能。

　　4 FPGA 實現以及性能測試：

　　根據以上設計方案，選用Verilog HDL 進行設計，同時采用了Modelsim 6.1b 進行了仿真驗證，最后在STratix IIEP2S180F1020I4 芯片上進行了測試。具體見表1 所示。

表1 資源占用情況

　　表1 中同時也列出了一個單碼率譯碼器的資源占用（7/8碼率）。可以看出，該多碼率譯碼器在資源占用不超過2 種碼率譯碼器資源之和的前提下能夠有效支持3 種碼率。

　　同時，還針對每種碼率都測試了其吞吐率和運行的最高時鐘，其中三種碼率（1/2,3/4,7/8）工作最高時鐘均為110 MHz，最高吞吐率分別為110 Mb/s、165 Mb/s 和192.5 Mb/s。從該測試結果可以看出，該多碼率譯碼器吞吐率也在110 Mb/s以上，說明其在滿足自適應多碼率應用需求的同時，仍然保持了很高的譯碼吞吐率。

　　5 結語

　　針對QC-LDPC 碼特點，提出了一種多碼率QC-LDPC譯碼器實現方法，并用FPGA實現了此通用的多碼率譯碼器，可支持至少三種不同碼型的QC-LDPC 碼。此多碼率QC-LDPC 譯碼器的輸入輸出參數可以根據所需支持的碼型靈活配置，最終實現的譯碼吞吐率對任何碼率都可超過110 Mb/s，兼顧了多碼率譯碼器所需的靈活性和高吞吐量。