多碼率QC-LDPC譯碼器設計與實現

　　3 多碼率LDPC 譯碼器設計

　　首先考慮下面3 種QC-LDPC 碼字作為參考，碼長8 064bit，碼率分別為7/8, 3/4, 1/2。其中，不同碼率的最小和譯碼算法所需的最佳偏移值（（3）式中的offset 值）經仿真得到，分別為1, 0.7, 0.5。上述QC-LDPC 碼中所用到的碼型膨脹因子是112。

　　文中實現的LDPC 譯碼器基于部分并行的譯碼結構，對譯碼器進行了輸入輸出雙緩沖處理，支持數據連續處理，總體的結構如圖1 所示。

圖 1 譯碼器的總體結構

　　由于要支持三個不同H 陣的LDPC 碼，所以需要有一個模式端口，告知譯碼器當前數據塊是屬于哪個碼型。輸入模式寄存器控制選擇器選擇不同的H 陣來配置控制和尋址模塊，使其能選擇需要更新的節點RAM 和需要更新的校驗節點單元（CNU），變量節點單元（VNU）的電路套數。

　　輸入數據首先輸入到輸入緩存RAM 組中，輸入緩存RAM 組按照基本矩陣的列數分成N 塊對數據進行緩存，其中N 可配置，文中用到的N 是72。數據存滿一幀編碼塊后，就輸入到節點RAM 組中。節點RAM 組的作用是對算法迭代更新時的中間信息進行存儲。由于基本矩陣中有較多的零矩陣，所以實際生成的節點RAM個數遠小于M × N 個。

　　CNU 電路的用途是做校驗節點概率更新，完成式（3）的計算。實現結構如圖2（a）所示。VNU 電路的用途是做變量節點概率更新，同時計算硬判決結果，完成式（4）和式（5）的計算。