基于FPGA的智能儀器遠程控制系統設計
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在Slave FIFO模式下，CY7C68013芯片為端口2，4，6，8提供滿空標志位FLAGA，FLAGB，FLAGC，FLAGD。IFCLK為FX2輸出的時鐘，可作通信的同步時鐘；SLCS為FIFO的片選信號；SLOE為FIFO輸出使能；SLRD為FIFO讀信號；SLWR為FIFO寫信號。對FPGA來說，4個端口分別為4個FI-FO。FPGA檢測4個滿空標志位來分別對相應的FIFO進行讀／寫。FPGA可以選擇同步或異步讀／寫，在該設計中采用異步讀／寫。在異步Slave FIFO寫時，時鐘由FPGA提供。數據在SLWR的每個有效一無效的跳變沿時被寫入，FIFO寫指針遞增。異步Slave FIFO讀時，FIFO讀指針在SLRD的每個有效一無效的跳變沿時遞增以改變數據。
2．2 FPGA程序設計
FPGA設計是整個系統的核心部分，由VHDL語言實現。FPGA實現了USB與RS 232接口的轉換、數據的處理、命令的傳輸等功能。有了上面的接口時序，便可以進行FPGA設計。FPGA部分的總體設計如圖3所示。本文引用地址：http://www.104case.com/article/162169.htm
模塊介紹：
USB與FPGA接口模塊：USB與FPGA之間的接口轉換模塊，主要功能為將USB接口傳過來的信息緩存到FPGA內部FIFO，并將由數據處理模塊處理過的數據傳給USB芯片。即產生控制信號讀／寫USB芯片內部FIFO?？梢杂勺x／寫FIFO兩個有限狀態機實現。以讀取CY7C68013芯片內數據為例，根據異步讀USB內的FIFO時序圖可分為4個狀態：空閑態、選擇地址態、準備讀數據態、讀數據態、讀取后狀態。在空閑態，當讀事件發生時進入選擇地址態；在選擇地址態，使FIFOADR[1：O]指向OUT FIFO，進入準備讀數據態；在準備讀數據態，如FIFO空，在本狀態等待，否則進入讀數據態；在讀數據態，使SLOE，SLRD有效，從數據線上讀數，再使SLRD無效，以遞增FIFO讀指針，再使SLOE無效，進入讀取后狀態；在讀取后狀態，如需傳輸更多的數，進入準備讀數據態，否則進入空閑態。
USB數據緩存模塊：用來緩存計算機發給智能儀器的指令等信息。是由FPGA芯片的IP核生成的先入先出存儲器FIFO。容量為8b×512dept-h。占用1個塊RAM資源。
RS 232數據緩存模塊：用來緩存由智能儀器發出的數據。是由FPGA IP核生成的先入先出存儲器FIFO。容量為8 b×512 depth，占用1個塊RAM資源。
RS 232與FPGA接口模塊：RS 232與FPGA之間的接口轉換模塊。主要功能為進行串／并和并／串轉換。將USB數據緩存模塊中緩存的內容以合適的速率通過串口發給智能儀器，并將智能儀器發出的數據緩存到RS 232數據緩存模塊中。此模塊也是由兩個狀態機實現。串口通信必須要設定波特率，這里采用的波特率為9 600 Kb／s，采用的時鐘為50 MHz，相當于傳送1位數據需要約5 028個時鐘周期，這里采用減法計數器來控制，即計數器計到5 028個時鐘周期后，就開始傳輸下一位數據。
數據處理模塊：主要功能為根據上位機的指令對RS 232數據緩存中的數據做出相應的處理。處理后再向上位機傳。主要的處理方式有定時取數、平滑處理等。實現方式由狀態機等實現。FPGA頂層模塊：主要負責各模塊間數據流的流向。以及與外部芯片相連的輸入輸出信號的定義。
系統在工作時，在采集數據上傳上位機時，數據通道為：智能儀器發送的數據通過RS 232接口模塊存在RS232數據緩存模塊中緩存。當緩存到一定的數據量后，再通過數據處理模塊連續的讀取FIFO中的數據并根據上位機發送的命令進行相應的數據處理，然后將處理的數據通過USB與FPGA接口模塊傳給USB接口。在上位機下發控制命令時，數據通道為：上位機發送的命令通過USB口傳給FPGA的RS 232與FPGA接口模塊，此模塊判斷是數據處理指令還是控制儀器指令。如果是數據處理指令，則傳向數據處理模塊讓其按要求進行數據處理。如果是控制儀器指令，則將其存入USB數據緩存模塊中，再由RS 232與FPGA接口模塊讀取，轉成RS2322格式后傳出。由于RS 232接口速度比USB接口慢，用FPGA內部的異步時鐘FIFO解決速率匹配問題。將通過RS 232傳過來的數據緩存在FIFO中，然后存到一定數據量后再全部連續的取出，如此往復，從而實現數據的連續采集及上位機的實時顯示。將通過USB傳過來的數據放在另一個FIFO中緩存，讓FPGA按照RS232的速率進行讀取。這樣可以防止RS 232的速度跟不上USB的速度而產生的數據丟失。
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