一種基于FPGA的DDR SDRAM控制器的設計

摘要 對DDR SDRAM的基本工作特性以及時序進行了分析與研究，基于FPGA提出了一種通用的DDRSDRAM控制器設計方案。在Modelaim上通過了軟件功能仿真，并在FPGA芯片上完成了硬件驗證。結果表明，該控制器能夠較好地完成DDR SDRAM的讀寫控制，具有讀寫效率較高、接口電路簡單的特點。
關鍵詞 DDR SDRAM；控制器；FPGA

隨著超大規模集成電路技術的成熟，以及數字信號處理技術的廣泛應用，高速大容量緩存逐漸成為一項關鍵技術。DDR SDRAM即雙倍速率同步動態隨機存儲器，它采用地址復用技術，在時鐘的上升沿和下降沿均能觸發數據進行傳輸，并且能與系統保持良好的同步性。DDR SDRAM以其大容量、低成本以及更高的數據傳輸質量等優勢，逐步取代SDRAM而被各集成電路制造廠家所青睞。而要實現各微處理器和數字信號處理器的存儲器接口與DDR SDRAM接口相逢接，必須要借助DDR SDRAM控制器才能實現控制讀寫等功能。微電子制造工藝的迅猛發展使得FPGA的集成度和性能也不斷提高，在各種嵌入式系統中的應用也越來越廣泛。FPGA內部集成了DDR觸發器、PLL鎖相環等邏輯資源，并且其引腳均能滿足SSTL-Ⅱ電器特性的要求，因此FPGA是實現DDR，讀寫控制的最佳平臺，研究如何利用FPGA實現DDR SDRAM控制器具有重要的現實意義。

1 DDR SDRAM的工作特性
一個DDR SDRAM通常包含有地址總線15個、數據總線16個、數據捕獲探針2個、寫掩碼信號線2個、差分主控時鐘線1個、時鐘使能信號線1個、以及命令信號線4個：CS_N，RAS_N，CAS_N，WE_N。
1．1 DDR SDRAM的初始化
DDR SDRAM的工作模式必須由初始化操作來配置，初始化的過程通常包含：首先發送一個Prechargeall bank命令完成對所有塊的預充，接下來是兩個或多個Auto Refresh命令使DDR SDRAM進行自動刷新，最后由模式配置命令完成對DDR SDRAM內部模式設置寄存器的配置。
1．2 訪問存儲單元
為減少輸入輸出引腳的數量，初始化完成后要對各個Bank中的陣列進行尋址以訪問存儲單元：在Read／Write狀態下先由Active命令激活相關的Bank，并鎖存其行地址，當Read／Write命令有效時鎖存列地址。對于已被激活由同一個Bank，再次激活必須重新執行一次Prechar ge all bank命令。
1．3 刷新
DDR SDRAM的存儲單元由晶體管和電容器組成，電容器會由于漏電而導致電荷丟失，為保證數據存儲的穩定性，必須周期性地對DDR SD RAM進行刷新?？刂破鲀炔康淖詣铀⑿掠嫈灯髅扛粢粋€刷新周期便會發送一個刷新請求，控制器在接收到請求后會根據當前DDR SDRAM的狀態做出不同響應：如果此時DDRSDRAM處于Idle State，控制器便會發出一個AutoRefresh命令對DDR SDRAM進行刷新；如果此時DDR SDRAM正在進行Read／Write操作，控制器會等到當前操作完成之后再發送Auto Refresh命令。
1．4 操作控制
DDR SDRAM的操作命令由專用的命令控制信號決定。具體會執行何種操作動作決定于系統時鐘上升沿時的CS_N(片選信號)，RAS_N(行地址使能信號)，CAS_N(列地址使能信號)以及WE_N(寫使能信號)的狀態。DDR SDRAM操作命令真值表如表1所示，選擇控制信號線和地址信號線只作為輔助參數輸入。