基于CPCI總線的多網口卡設計

該時鐘設計要點如下：
1)PCI2050B有2個獨立的時鐘域，主接口受主側輸入時鐘P_CLK的控制，從接口受從側輸入時鐘S_CLK的控制。這2個時鐘相互獨立，但保持同步，而且從側的時鐘頻率不能高于主側的時鐘頻率。P_CLK與S_CLK最大延時不得超過7ns，S_CLK不能超前P_CLK。
2)PCI2050B的從側有10個時鐘輸出S-clkout[9：0]，其中9個時鐘輸出可以供給擴展的PCI槽，為保證時鐘輸出同步，另1個必須反饋給從側的輸入時鐘S_CLK，每一個時鐘只能驅動一個負載。
3)為了減小時鐘的信號反射，輸出到擴展槽的9個時鐘輸出必須在起始端加串聯電阻匹配，匹配電阻阻值與電路板特征阻抗大小有關，對65 Ω的傳輸線，選用50 Ω串聯匹配電阻。
4)為了減小這些時鐘之間的抖動(skew)，供給擴展槽(或擴展設備)的9根時鐘線(9個S_clkout)與S_CLK必須等長。所以，從S_clkout[9]輸出反饋至S_CLK的時鐘線長度應等于從PCI2050B的時鐘輸出引腳到擴展設備的時鐘線的總長。本模塊擴展4個網口，使用PCI2050B從側的4個輸出時鐘，在PCB布線中這4根時鐘線與反饋時鐘線必須等長。
2．3．2 中斷設計和IDSEL映射
PCI2050B支持9個從設備，在初始化配置空間讀寫時，PCI2050B作為上一級PCI總線的操作對象，提供了IDSEL引腳進行器件選擇，該引腳可以連接到高24位PCI總線中的任意一根。同時，為了減少地址線的容性負載，需要在該信號連線上串接一只1 kΩ的電阻。本模塊僅擴展一級總線，PCI2050B主側的IDSEL引腳直接連接到CPCI插座J1的IDSEL。對于二級總線側的PCI器件(本模塊為INTEL82551)，其IDSEL引腳經過1 kΩ的電阻連接到PCI2050B的S_AD31S_ADl6引腳的任意一根。來自從側上的設備的INT線不通過橋。如果橋位于一個插入卡上，從側設備的中斷線直接接到連接器的中斷引腳(INTA#～INTD#)。本模塊中，PCI2050B是一個橋設備，INTEL82551的中斷引腳直接連接到J1的中斷引腳。所有從設備的中斷線的連接與設備編號(即IDSEL線的連接)有綁定關系，對應關系如表1所示。4片INTEL8255l的IDSEL引腳分別連接到S_AD28、S-AD29、S_AD30和S_AD31，對應的設備編號為12、13、14、15，則器件的中斷引腳INT#對應連接到J1的INTA#、INTB#、INTC#、INTD#。