一種改進(jìn)型的時(shí)分多址的實(shí)現(xiàn)方法

　　依次將輸出數(shù)據(jù)以時(shí)分多址的幀格式傳輸出去。

　　3 仿真結(jié)果

　　用ModelSim se 6.2b對(duì)程序進(jìn)行仿真，在48 kHz的時(shí)鐘周期內(nèi)，給第1路輸入源的64位輸入信號(hào)為0x1111111111111111，第2路輸入源的64位輸入信號(hào)為0x2222222222222222，第3路輸入源的64位輸入信號(hào)為0x3333333333333333，第4路輸入源的64位輸入信號(hào)為0x4444444444 444444。仿真結(jié)果如圖2所示。

圖2 仿真結(jié)果

　　由仿真圖可以看出，在一個(gè)48 kHz的時(shí)鐘周期內(nèi)，TDMA_OUT，即時(shí)分多址幀格式的輸出為0x11111111111111112222222222222222333333 33333333334444444444444444，即每一幀被分成了4個(gè)時(shí)隙，4路輸入信號(hào)在每一幀中占用各自的時(shí)隙進(jìn)行傳輸，通過該仿真結(jié)果，可以驗(yàn)證該方法的可用性。

　　將VHDL語言程序通過ISE10.1綜合，布局布線后，通過JTAG線纜下載到XC3S500E中進(jìn)行電路板上的測(cè)試，再次驗(yàn)證了該方法的正確。

　　通過ISE綜合后，可以看到程序所占用的芯片資源如下表所示。

表1 芯片資源情況

　　從表中的數(shù)據(jù)可以看出，通過使用一個(gè)BRAM從而節(jié)約了大量的資源，F(xiàn)PGA芯片資源的重要指標(biāo)Slices僅僅占用了15個(gè)，LUTs僅僅用了29個(gè)，可見，該方法所占用的FPGA資源極少，達(dá)到了設(shè)計(jì)目標(biāo)。

　　4 結(jié)論

　　本文研究了FPGA實(shí)現(xiàn)時(shí)分多址的一種改進(jìn)型的方法，通過使用FPGA芯片內(nèi)部的雙口RAM，利用IP核，實(shí)現(xiàn)了多路信號(hào)轉(zhuǎn)換成時(shí)分多址幀格式信號(hào)進(jìn)行傳輸，根據(jù)所占資源的統(tǒng)計(jì)數(shù)據(jù)，可以看到在完成相同功能的前提下，該方法相比于已有的方法，確實(shí)能大量節(jié)省FPGA芯片的邏輯資源，從而使單片F(xiàn)PGA能完成更多的邏輯功能。但是，此方法會(huì)占用一部分雙口RAM，在雙口RAM資源緊張的時(shí)候不是太適用。

　　用ModelSim SE 6.2b對(duì)FPGA程序進(jìn)行了仿真，并且將程序下載到電路板上進(jìn)行了驗(yàn)證，證實(shí)了該方法的可用性。