聲納信號處理中UDP協議數據傳輸研究與設計
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2 系統實現
本文在FPGA中對所設計的系統進行了驗證與硬件實現。發送過程的QuartusⅡ8．0仿真波形圖如圖6所示。
接收過程QuartusⅡ8．0仿真波形圖如圖7所示。本文引用地址：http://www.104case.com/article/155092.htm
本系統中FPGA選用的是Altera公司的EP2S60F672C5。系統有3個時鐘域：系統時鐘、發送時鐘、接收時鐘。其時序分析結果如表1所示。
從表1中可以看出，系統時鐘為83．28 MHz，發送和接收時鐘分別達到93．57 MHz，79．16 MHz。因此，整個系統能夠滿足80 MB／s的速率要求。
3 結語
本文提出采用FPGA實現UDP協議棧，完成了架構設計、軟件仿真驗證及硬件實現。FPGA實現UDP協議棧的引入，加速了網絡數據處理能力，提高了開發效率，降低了開發成本，很好地提高了聲納系統中數據傳輸速率和系統性能。
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