基于SOPC的腦電信號實時處理
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2 SOPC硬件結構
文中的核心控制芯片采用ALTERA公司的CycloneⅡ系列型號為EP2C8020818N的FPGA芯片。該芯片有8 256個邏輯單元，內置18個嵌入式18x18乘法器，2個PLLs，完全滿足本設計的需要。此系列芯片支持NiosⅡ32位嵌入式軟核處理器，該處理器系統包括一個可配置NiosⅡCPU軟核、與CPU相連接的片內外設和存儲器以及與片外存儲器和外設相連的接口等。所有組件在一個FPGA芯片上實現。SOPC硬件系統結構如圖2所示。本文引用地址：http://www.104case.com/article/154471.htm
整個系統以NiosⅡ軟核處理器為主，Avalon總線為核心，各個外設端口掛接在Avalon總線上。通過Avalon總線，NiosⅡ主設備控制各從設備。Avalon總線支持多個總線主外設，允許在單個總線事務中在外設之間傳輸多個數據單元。這一多主設備結構為構建SOPC系統提供了極大的靈活性，并且能夠適應高帶寬的外設。
在設計過程中，充分考慮SOPC系統的特色，充分發揮了SOPC系統在數字信號處理中的并行運算優勢和NiosⅡ自定義指令加快程序運行速度的優勢。圖3為本系統的SOPCbuilder組件列表圖：主要是用SOPC Builder選取合適的CPU、存儲器、及外圍器件，外圍器件包含系統自帶的如定時器，SPI接口核等，也包含用戶自定義的外設組件(AD，DA)。
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