嵌入式SATA存儲系統的研究

FPGA內需設置一個線性循環移位寄存器（LFSR），在檢驗過程中與傳輸數據進行異或，LFSR內部多項式為：

3.2 傳輸層在FPGA內的實現
　　傳輸層在發送過程中將數據和控制信號打包為FIS，在接收過程中分解接收到的FIS。如圖2所示，FPGA內部設置了一個FIFO，數據的接收和發送過程都通過同一個FIFO通道。Wishbone總線是一種片上系統互聯規范，該規范給片內的各部分以及IP核之間的互聯定義了一種通用的接口，由此提高了設計的可靠性和可移植性。圖中的Wishbone從接口與應用層的Wishbone主接口通信，過程方便可靠。Shadow寄存器用于轉送命令到設備端，或者記錄設備端的狀態。狀態和控制寄存器包含了一系列的寄存器，用于控制接口并且檢索接口狀態信息。

3.3 SATA與XC5VLX30T的接口及仿真
3.3.1 GTP收發器簡介[5]
　　GTP收發器是Virtex-5 LXT和SXT系列FPGA內高度可配置和高度集成的可編程邏輯資源。它支持包括SATA在內的許多高速串行接口，內部的電流模式邏輯(CML)驅動器和緩存器提供用戶可配置的終端、電壓擺幅和耦合，可編程的發送預加重和接收均衡使得信號完整性得到優化。此外它還集成了可選的8b/10b編碼、逗號校準、信道綁定以及時鐘校正模塊。
　　以Virtex-5 LXT系列的XC5VLX30T為例，它具有四個獨立的GTP模塊，每個模塊又分別包含了若干GTP驅動電壓與參考電壓引腳，一對低壓差分串行時鐘引腳，以及兩對RocketIOTM低壓差分串行引腳。
3.3.2 SATA接口信號定義
　　SATA接口數據線由7根信號線組成。在主機端，1至7號線依次為GND、Tx+、Tx-、GND、Rx+、Rx-和GND。其中，Tx+和Tx-組成低壓差分發送信號對，分別與XC5VLX30T的MGTTXP和MGTTXN引腳相連；Rx+和Rx-組成低壓差分接收信號對，分別與XC5VLX30T的MGTRXP和MGTRXN引腳相連。
3.3.3 SATA時鐘電路及PCB仿真[6-8]
　　由于SATA的時鐘頻率和串行數據傳輸速率都很高，因此對信號的抗干擾能力的要求很高。為提高系統可靠性，需要對布線后的PCB板上SATA時鐘信號和數據信號進行反復的仿真實驗。下面以SATA時鐘信號為例，進行PCB布線后仿真實驗。
　　SATA2.5最高支持3.0Gb/s的傳輸速度，因此要求所選的晶振具有300MHz以上的低壓差分時鐘輸出能力。IDT公司的ICS844071和ICS844031滿足要求，前者的輸出頻率范圍是62.5MHz～170MHz，后者的輸出頻率范圍是245MHz～340MHz。兩者在封裝上完全兼容，用戶可以根據設計的速度要求來選取。圖3是SATA時鐘接口電路圖，其中SATA_CLK和分別與XC5VLX30T 的GTP專用差分時鐘輸入引腳MGTREFCLKP和MGTREFCLKN相連。

利用844071_3v3.ibs及virtex5.ibs兩個IBIS模型，在Hyperlynx7.5環境下對SATA差分時鐘進行BoardSim差分眼圖仿真。圖4是在線長1.2in、線寬10mil、差分線距12mil、串行連接0.01μF電容以及端接100Ω電阻等條件下，考慮各種過孔、PCB板的整體分析等因素后的PRBS位模式仿真眼圖。從圖中可以看出，在100MHz頻率條件下，眼圖的睜開程度較大，符合GTP收發器的時鐘眼圖要求。

隨著FPGA邏輯單元的不斷增多、內存容量的不斷增大、主頻的不斷提高，許多以前只能在專用芯片上才能實現的功能，現在都可以集成到一片FPGA內部來完成。例如圍繞著一片Virtex-5 FXT可以搭建涵蓋圖像采集、顯示、處理、存儲、通信等功能的系統。SATA作為一項正蓬勃發展的存儲技術，與FPGA技術結合之后可以極大地提高其本身的應用范圍，特別是為一些脫離PC機的嵌入式系統實現高速、穩定、價格較低的存儲功能提供一種新的有效途徑。