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        基于ARM和FPGA的聲納波形產生系統設

        作者: 時間:2009-03-26 來源:網絡 收藏

        一般地,輸出信號頻率為一個參考時鐘周期內的相位增量,由此可得:

        由圖2可知,相當與rad,相位累加器溢出一次所歷經的采樣脈沖(參考時鐘)個數與輸出一個周期的信號所包含的采樣脈沖個數是相等的,即:

        將(1)式代入(2),可得:

        由(3)可知,在參考時鐘一定的情況下,頻率控制字 決定了輸出頻率。 實際上改變的是信號的相位增長速率, 越大,相位累加的曲線越陡峭,溢出一次所需的時間越短,對應輸出信號的周期也越小,輸出信號的頻率就越大;與此相反, 越小,相位累加的曲線越平坦,溢出一次所需的時間越長,對應輸出信號的周期也越大,輸出信號的頻率就越??;當 按線性變化時,輸出信號即為線性調頻信號,改變 的變化規律,就可實現不同規律的調頻,如雙曲、指數、對數調頻等。當 =1時,DDS輸出最小頻率:

        (4)式也是所謂的頻率分辨率。

        3、硬件實現

          硬件設計采用模塊化結構,由通訊模塊、控制模塊、模塊和電源模塊四部分構成,如圖3所示。

        3.1 控制模塊及通訊模塊

          作為控制模塊的核心,選用Philips公司的7TDMI系列微處理器LPC2292。控制模塊和通訊模塊實現了本與外部主控設備(一般為PC機)的通信,通過RS232串口,并口EPP或USB通訊接口,接收主控設備發出的信號的幅度、頻率、相位、帶寬等參數控制字,用以控制模塊相應的波形。

        3.2 波形產生模塊

          DDS技術的實現依賴于高速、高性能的數字器件,一般有兩種方案,一種是使用DDS專用芯片,另一種用可編程邏輯器件自行設計。DDS專用芯片控制方式固定,價格較高,而以其速度高、規模大、可編程,以及有強大EDA支持等特性,十分適合實現DDS技術。本系統用實現DDS技術。FPGA選用Altera公司的Cyclone II系列的EP2C20F484C8N。

        4、系統開發

          本系統的主要分為主控設備應用程序設計,FPGA波形設計部分和控制部分。
          
          主控設備應用程序是在X86平臺上,VC環境下開發的。主要功能是通過RS232串口,并口EPP或USB任何一種通訊接口,實現主控設備與ARM通信。ARM控制部分的程序實現對通訊接口的訪問,并實現對FPGA的控制。

          FGPA波形設計過程采用自頂向下模塊化的結構,主要包括時鐘模塊、寄存器讀寫及控制模塊、DDS模塊,如圖4所示。

        相位累加器是決定DDS性能的一個關鍵部分,相位累加器設計的好壞將直接影響到整個系統的性能,因此要從FPGA內部結構出發,設計出既節約系統資源,又能大幅度提高系統速度和性能的累加器結構[3]。在設計相位累加器的加法器模塊時不用庫中提供的lmp_add_sub模塊,而是采用流水線技術,使用Verilog HDL編程實現。流水線示意圖見圖5。

          相幅轉換采用ROM查找表法實現。主要考慮的問題是FPGA內部存儲器容量的大小,而EP2C20內部有大量的ROM資源可利用,因此可直接調用lpm_rom模塊來實現。



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