基于DSP+FPGA的實時視頻采集系統設計

為了保證視頻采集系統的實時性，該系統使用雙RAM的乒乓機構。乒乓操作在FPGA時序設計中的使用十分廣泛，是一種典型的以面積換速度的設計思想。這種結構是將輸入數據流通過輸入數據選擇單元等時地將數據流分配到兩個數據緩沖區。在第1個緩沖周期，將輸入的數據流緩存到數據緩沖模塊1上；在第2個緩沖周期，則通過輸入數據選擇單元的切換來將輸入的數據流緩存到數據緩沖模塊2，同時將數據緩沖模塊1緩存的第1個周期的數據通過輸出數據選擇單元的選擇后，送到運算處理單元進行處理；此后在第3個緩沖周期，再次切換數據的輸入與輸出緩沖模塊。如此循環，周而復始。其具體狀態機如圖4所示。

系統中的通信模塊主要是在DSP處理完數據后給FPGA發送一個信號，以通知DSP處于空閑狀態，當FPGA內部模塊收到后，再將數據傳輸到DSP上。
2．3 視頻后端處理模塊
本系統采用的是，TI公司的高性能、低功耗定點DSP芯片TMS320VC5509A，它內部的主時鐘工作頻率最高可達200 MHz，處理速度最高400MIPS；該DSP的片上RAM較大，包括32 K×16位DARAM和96 K×16位SARAM，共128 K×16位的片上存儲空間；其片上外設豐富，包括實時時鐘RTC、10位ADC、MCBSP接口、USB高速接口(速率為12Mb／s)，還有MMC／SD(多媒體卡)接口、I2H接口等；該DSP處理器為低電壓供電，采用1．6 V的內核電壓。3．3 V的I／O電壓，功耗低達0．2 mW／MIPS。
DSP作為視頻采集系統的主處理器，主要完成各類接口和外設的配置以及視頻的實時處理。包括時鐘發生器(PLL)、I2C總線接口、EMIF模塊、USB接口等。
各類接口只有協調工作，才可保證系統的正常運行。其中時鐘發生器負責將外部24 MHz的晶振時鐘倍頻為200 MHz的系統工作時鐘：I2C總線負責對視頻采集芯片SAA711 1A進行初始化配置：USB接口負責與上位機通信，以實現數據的傳輸。
考慮到視頻數據的龐大和DSP片上ROM的局限性，本系統在DSP外部擴展了一塊4 M×16 bit的SDRAM和一塊256 K×16 bit的FLASH。其中SDRAM映射在DSP的CE2、CE3空間，FLASH映射在CE1空間。由于外設接口配置一般都較為復雜，因此使用了TI公司的片上支持庫函數(CSL)，以簡化用戶接口的配置。
視頻數據中一般都會存在很多冗余信息(時間冗余度、空間冗余度等)，因此具有壓縮的必要性。視頻編碼的主要目的就是在保證重構質量的前提下，以盡量少的比特數來表征視頻信息，盡量去除視頻圖像數據本身具有的多種冗余特性，如空間冗余、時間冗余、心理視覺冗余和熵編碼冗余等。常見的壓縮標準有JPEG、MPEG－1、MPEG－2、H．261以及H．263等。這些算法一般都較為復雜，處理的數據量也十分巨大。而采用哈佛總線和流水線操作等內部結構DSP在視頻處理算法的實現上具有巨大優勢。視頻算法的編程和調試可在CCS(code composer studio)2．0環境下完成，可使用C語言實現，這樣有利于跨平臺的移植、優化和升級。

3 結束語
本文所設計的基于DSP+FPGA的實時視頻采集系統，采用雙RAM的乒乓結構來實現對視頻的實時采集，利用DSP主處理器來實現JPEG壓縮算法，同時使用在線編程技術并利用JTAG對系統進行在線調試。因此，該系統具有體積小、成本低、功耗低、速度快、適應性強、便于維護等特點，因此，在圖像的實時處理方面具有良好的應用前景。