FPGA高速收發器設計原則

Stratix GX II收發器是完全可編程的，無論在設計或應用階段，都能在系統工作過程中進行編程，并能與遠距設備及在工作條件很差的環境下實現互通作業性。這使用戶得以配置均衡器，使其在各種訊息信道長度上工作。最大的均衡水平是17dB，采用4級峰值放大器來實現。這確保了所配置的系統能實現組件速率高達6.375Gbps條件下的最佳訊號完整性，而且還省去了極易傳遞誤碼、功耗大并基于DFE的外來接收機架構。
　　在設計背板時需考慮的重要因素是收發器的輸出驅動能力，因為最佳訊號完整性設置會由于背板布局、背板插槽數量以及發射卡和接收卡的整體位置不同而變化。由于這種收發器優越的訊號完整性性能，使FPGA能以6.375Gbps的速率在具有連接器的52英寸FR4背板上工作。這種可編程能力和極具強韌性的設計加上低功耗特性，使FPGA可工作在最具挑戰性的背板、電纜、芯片或模塊以及數Gb互連設備中。
　　可編程驅動能力
　　某些傳輸線損耗可透過增強差分輸出驅動器的驅動能力，以及在接收機里放大訊號電平來克服。Stratix II GX架構允許設計師在4mA~16mA范圍內選擇驅動能力。實際的Vod輸出驅動電壓電平取決于終端電阻值，對50Ω的傳輸線來說，標準阻值范圍是100Ω。
　　功率
　　在所有的高密度背板應用中，功率耗散都是一個主要問題。這些應用的空間有限，功耗和發熱問題必須減到最小，以確保組件溫度在沒有風力冷卻和電源供給情況下仍能保持在所要求的工作范圍內。
　　為了降低收發器功耗，Stratix II GX采用了專利的PCNL輸出緩沖器技術，該技術使90奈米的PMA(實體媒體連接)層的最大功耗較具備收發器的65奈米FPGA低20%。在40寸FR4串行鏈路上，工作速率達3.1875Gbps時，每四分之一收發器(四個收發器中的一個)所需的功耗為每通道125mW，而工作速率達6.375Gbps時的功耗則為每通道225mW。每四分之一收發器可由1~2個獨立的頻率源來驅動，并具有各自獨立的頻率分配器。頻率和分頻器的結合，能在每四分之一收發器中支持四個不同的數據率，這將大幅降低功耗。利用信道的基本配置能分別判斷信道上的發射機或接收機，進一步節省Stratix II GX收發器的功率。
　　協議支持
　　先進的FPGA設計方法能大幅甚至徹底省去設計和驗證FPGA與收發組件間數據信道所需的工作和時間。為了使收發器在滿足特定協議標準時還能具有一定的余量，并能在614Mbps到6.375Gbps的數據速率范圍內正常工作，Stratix II GX收發器經過了精心設計，可提供經驗證的良好性能。支持的協議標準包括PCI Express、串行數字接口(SDI)、XAUI、Gigabit以太網絡、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纖信道，以及常用的6Gbps長距和短距電界面(CEI-6G-LR/SR)。FPGA基本協議模式能讓架構師在全速率范圍內建構任何符合當地需求或具有知識產權的協議。Stratix II GX系列能滿足嚴格的SONET/SDH OC48/STM16光抖動標準，能整合FPGA的數字和協議功能，以及具備線路接口功能、背板功能、低功耗、低抖動、協議兼容的收發器。
　　來源同步和平行I/O支持
　　多數應用要求高速來源同步和并行接口提供數據平衡和管線作業。來源同步I/O(SSIO)是一種允許頻率和數據被分別(即使用LVDS訊號)發送的FPGA界面。作為一種鏈路層接口，SSIO用于將數據從收發器傳送到系統進行處理。來源同步I/O必須支持一個足夠高的數據頻寬，以確保能向收發器連續不斷地提供數據。來源同步I/O部份包含動態相位對齊(DPA)電路，該電路將接收機頻率訊號復制到變化的相位訊號中，并將最近的頻率訊號與進來的數據對齊。DPA能夠使來源同步接口支持更高的數據率，支持增強型數據信道開銷，進一步提高數據率，并實現糾錯、加密和線路編碼。
　　SSTL和HSTL中具有大量可提供標準I/O連接的平行I/O，適合高性能內存接口、PCI接口等應用。具有收發器的FPGA面臨的挑戰是如何在具有平行I/O、SSIO和FPGA數字邏輯、且收發器所有埠在工作和被評估時可同時切換的驗證標準一致性，以及抗噪音能力和強韌的抖動性能。