基于Hyperlynx的DDR2嵌入式系統(tǒng)設(shè)計與仿真

　　在運用CAD設(shè)計工具設(shè)計得出具有關(guān)鍵元件布局和關(guān)鍵網(wǎng)絡(luò)的走線的基本元素的PCB后，綜合考慮如電氣、電磁兼容性(EMC)等因素對信號完整性(SI)的影響以及這些因素之間的相互作用，從而進行Boardsim布線后的仿真分析與驗證。下面選取一些重要的DQ、DQS、MA網(wǎng)絡(luò)進行分析。在進行完整PCB的布線后，可以通過Boardsim導(dǎo)入PCB文件。圖1為地址/控制線在Boardsim中的顯示圖，圖2為差分對DQS在Boardsim中的顯示圖。

　　在相關(guān)網(wǎng)站上下載該處理器和該型號內(nèi)存的IBIS模型。根據(jù)JESD79-2C DDR2 SDRAM SPECIFICATION的說明要求，可以知道地址/命令/控制信號以及DQS差分對或時鐘信號的DC和AC工作標(biāo)準(zhǔn)對DDR2-800要求如表1所示。根據(jù)上述指標(biāo)可以得出眼圖的數(shù)據(jù)，然后設(shè)置疊層編輯器來設(shè)置特性阻抗值，導(dǎo)入CPU以及存儲器的IBIS模型，根據(jù)實際設(shè)計設(shè)置網(wǎng)絡(luò)中上拉電阻以及濾波電容的實際值，可以讀出有效特性阻抗值Z0=54.3 Ω，以及每位周期的值。因為信號頻率為400 MHz，所以每位周期設(shè)置為1.25 ns。

　　從圖3眼圖可以看出，信號在不同DIMM內(nèi)部和外部的信號質(zhì)量是不同的，在沒有端接電阻以及布線、阻抗調(diào)整的情況下，運行400 MHz的頻率信號十分差，眼圖的寬度、高度、上升斜率等關(guān)鍵指標(biāo)都不符合JEDEC對DDR2-800的DC/AC規(guī)范。