基于FPGA的高速卷積的硬件設計實現

　在數字信號處理領域，離散時間系統的輸出響應，可以直接由輸入信號與系統單位沖激響應的離散卷積得到。離散卷積在電子通信領域應用廣泛，是工程應用的基礎。如果直接在時域進行卷積，卷積過程中所必須的大量乘法和加法運算，一定程度地限制了數據處理的實時性，不能滿足時效性強的工程應用。本文從實際工程應用出發，使用快速傅里葉變換(FFT)技術，探討卷積的高速硬件實現方法。

　　1 卷積算法的原理

　　設線性時不變系統的沖激響應為h(n)，則沖激響應和輸入δ(n)之間有關系

　　假設該系統的輸入為x(n)，輸出為y(n)，則根據線性時不變系統的定義，有

　　根據式(3)，線性時不變系統的輸出信號可以由輸入信號與單位沖激響應的卷積求得。實際應用中，x(n)與y(n)的序列長度均為有限的，假設均為N，顯然，求出N點的y(n)需要N2次復數乘法，當序列長度大時，所需計算量是龐大，在需要實時處理的系統中，難以滿足實時性要求。

　　將M點序列x(n)，L點序列h(n)分別作擴展，構造新的序列x’(n)，h’(n)，使得長度N滿足如下條件

　　根據時域循環卷積定理，x(n)與h(n)的線性卷積可以用循環卷積來代替。即

　　根據式(9)，給出了一種基于快速傅里葉變換(FFT)的卷積的實現方法，如圖1所示。分別對補零后的z(n)和h(n)進行FFT運算，得到對應的頻域響應X(k)和H(k)，將X(k)和H(k)相乘的結果再做IFFT，即可以得到x(n)和h(n)的卷積結果y(n)。

　　2 基于FPGA的高速卷積的實現

　　隨著電子技術的發展，現階段FFT硬件實現的方法主要有ASIC，DSP和FPGA這3類。專用FFT處理芯片ASIC，例如PDSPl6510，這類芯片的主要特點是技術簡單。但是由于此類ASIC處理點數有限，實現大點數FFT時，需要多芯片并行工作，會導致所需的配套控制復雜、存儲芯片較多，加大了系統實現難度。使用DSP，如TMS320DSP6416，控制程序設計比較簡單，但由于DSP的串行式軟件工作機理，當點數較大時，處理速度難以滿足實時要求。使用FPGA實現FFT功能，其并行處理機制允許FFT運算過程中使用流水線的形式，大大提高處理速度，而且隨著技術發展，FFT IP核技術日臻完善，使得基于FFT IP核的系統在速度、靈活性等方面均展現出優越性。本文使用Altera公司的StraTIx II系列芯片EP2S60實現線性卷積的功能。

　　Stratix II是Altera公司生產的一款高性能FPGA器件。它采用臺積電的90 nm工藝技術生產，等效邏輯單元(LE)最高可達180 kB，嵌入式存儲器容量最高可達9 MB。該器件不但具有較高的性能和密度，而且還針對器件總功率進行了優化，同時可以支持高達l Gb/s的高速差分I/O信號，因而是一款高性能的FPGA。該芯片中所含的高性能嵌入式DSP塊的運行頻率高達370 MHz。另外Stratix II還有12個可編程PLL，并具有完善的時鐘管理和頻率合成能力，能滿足高性能系統的需求。

　　EP2S60集成了60 440個等效邏輯單元(LES)，內嵌M512 RAM模塊329個，M4K RAM模塊255個，M-RAM模塊2個，總存儲單元2 544 192 bit，并集成了DSP模塊36個、18 bit×18 bit嵌入式硬件乘法器144個，含有2個增強性鎖相環和8個快速鎖相環，可滿足本系統的要求。

　　3 FFT IP核的實現方法

　　為了節省開發時間，加速產品的投放，本文使用Ahera提供的FFT IP核來實現FFT和IFFT功能。Ahera FFT IP核函數是一個高性能、參數化的快速傅里葉變換(FFT)處理器，完全支持Ahera的FPGA系列?？梢酝瓿勺儞Q長度為2m(6≤m≤14)的基2、基4按照頻率抽選的高性能復數FFT以及逆FFT運算。

　　FFT IP核支持3種數據流模式，流模式(streaming)、緩沖突發模式(Buffered Burst)、突發(Burst)模式。并可以參數化設置變換點數和FFT或IFFT轉換方向。表l給出了FFT在Stratix II系列FPGA上使用流模式(Streaming)的性能。