基于FPGA的MSK調(diào)制解調(diào)器設(shè)計(jì)與應(yīng)用
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數(shù)字MSK 信號(hào)的解調(diào)是由碼元同步和碼序列檢測(cè)二部分實(shí)現(xiàn)的。預(yù)分頻器、“1”碼分頻
器和同步檢測(cè)模塊組成碼元同步電路，通過(guò)對(duì)輸入信號(hào)中的“1”碼檢測(cè)建立碼元同步。在
同步檢測(cè)模塊中，“1”碼分頻器的同相和反相碼同時(shí)與輸入信號(hào)比較，并由同步碼長(zhǎng)計(jì)數(shù)器
計(jì)數(shù)，當(dāng)計(jì)數(shù)長(zhǎng)度等于碼元長(zhǎng)度時(shí)輸出同步信號(hào)。進(jìn)入碼元同步狀態(tài)后，在碼長(zhǎng)分頻器輸出
的碼元同步信號(hào)控制下，碼序列檢測(cè)器對(duì)輸入信號(hào)中的“1”碼（同相及反相碼）進(jìn)行檢測(cè)
并輸出解調(diào)數(shù)字序列。解調(diào)模塊中的預(yù)分頻器和“1”碼分頻器和在半雙工通信方式中可與
調(diào)制模塊合用以減少目標(biāo)器件片上資源的占用。
MSK 調(diào)制/解調(diào)器的FPGA 模塊中，計(jì)數(shù)器、分頻器和多路選擇器用VHDL 程序可以簡(jiǎn)單
實(shí)現(xiàn)，碼元序列檢測(cè)器的部分VHDL 結(jié)構(gòu)描述如下：
architecture behav of codesdect is
signal m : integer range 0 to 3;
signal sdata : std_logic_vector(2 downto 0);
begin
cdata= wavenum;
process(clk,clr)
begin
if clr='1' then m=0;
elsif clk'event and clk='1' then
case m is
when 0 => if datain = cdata (2) then m=1; else m = 0 ; end if;
…
when 2 => if datain = cdata (0) then m=3; else m = 0 ; end if;
when others => m = 0;
end case;
end if;
end process;
process(m)
begin本文引用地址：http://www.104case.com/article/151110.htm
if m=3 then outputt='1';
else outputt='0';
end if;
end process;
end behav;
數(shù)字MSK 調(diào)制/解調(diào)器模塊在Altera 公司FPGA：EP2C15AF256C8N 上實(shí)現(xiàn)。EP2C15 是
Altera 公司基于90nm 工藝的第二代Cyclone 器件（CycloneⅡ），片內(nèi)集成14，448 邏輯單
元（LE），240Kb 嵌入式RAM 塊，26 個(gè)18×18 乘法器，4 個(gè)鎖相環(huán)（PLL），具有高速差分I/O
能力，在音視頻多媒體、汽車電子、通信及工業(yè)控制領(lǐng)域等有廣泛的適用性，是一款高性能
低成本器件。圖3 是MSK 調(diào)制/接解調(diào)器的時(shí)序仿真結(jié)果。
圖3 MSK 調(diào)制/解調(diào)器時(shí)序仿真
由圖中可見(jiàn)，數(shù)字基帶調(diào)制信號(hào)MODDATA 經(jīng)過(guò)MSK 調(diào)制器被調(diào)制到高頻數(shù)字載波上，形
成MSK 已調(diào)信號(hào)MSKMOD，其中“0”碼為2.5 個(gè)載波周期，“1”碼為2 個(gè)載波周期，調(diào)制指
數(shù)為0.5，同時(shí)載波相位連續(xù)。MSKDEMOD 為接收端MSK 解調(diào)后的信號(hào)，除了傳輸時(shí)延，解調(diào)
信號(hào)完全恢復(fù)了發(fā)送端數(shù)字基帶調(diào)制信號(hào)。
3 結(jié)論
MSK 調(diào)制具有載波相位連續(xù)，頻帶利用率高的優(yōu)點(diǎn)，在通常的應(yīng)用中需要專用集成電路
構(gòu)成調(diào)制/解調(diào)電路。基于硬件描述語(yǔ)言用FPGA 實(shí)現(xiàn)MSK 調(diào)制/解調(diào)器，可充分利用FPGA
片內(nèi)資源，使數(shù)據(jù)采集測(cè)量控制與傳輸集中于單一芯片，有利于提高系統(tǒng)的經(jīng)濟(jì)性和可靠性，
具有一定的應(yīng)用價(jià)值。本文作者創(chuàng)新點(diǎn)在于提出了一種保證調(diào)制指數(shù)為0.5 同時(shí)載波相位連
續(xù)的數(shù)字MSK 信號(hào)的設(shè)計(jì)方法，用VHDL 語(yǔ)言設(shè)計(jì)了調(diào)制/解調(diào)模塊并在FPGA 器件上實(shí)現(xiàn)。
評(píng)論