QDR SRAM與Spartan3 FPGA的接口設計

為了滿足當前系統和處理器的生產量需求，更新的靜態存儲器應運而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網絡系統應用而共同開發的一種具有創新體系結構的同步靜態存儲器。

　　1 QDR SRAM的介紹及其性能描述

　　1.1 QDR的先進性

　　現有的大部分SRAM都是在PC時期針對高效傳輸PC型單精度輸入輸出數據而設計的。在大多數的網絡應用中，SRAM和記憶控制器之間的連續數據傳輸是必需的。在這些應用中，存儲器的讀和寫操作之間要進行連續不斷的變化。在這種情況下標準的同步管道SRAM等單一的輸入/輸出裝置就不能很好地滿足要求。零總線變換SRAM就是一種優化了的SRAM類型。它在讀周期與寫周期切換時不需要變換周期，從而使得總線利用率達到了100%。而對大多數的網絡應用來說，零總線變換SRAM在數據吞吐量方面的提高還遠遠不夠。QDR的出現則進一步改進了SRAM結構。

　　QDR就是指四倍數據速率SRAM，它是靜態存儲器的一種，是專為應付帶寬需求極大的應用而設計的體系結構。它在一個時鐘周期內可以高效地傳輸4個字節的數據。QDR提供了讀和寫兩個分別獨立的接口，從而滿足了諸如ATM轉換和路由器的性能需求。由于QDR SRAM的結構在數據訪問時不需要變換周期且數據吞吐量大幅提高，所以保證了可以對同一地址進行同時訪問。

　　QDR又分為兩字突發結構(CY7C1302)和四字突發結構(CY7C1304)兩種。這兩種結構的不同就在于每次讀或寫請求的傳輸字數不同。下面就以CY7C1302為例來詳細介紹QDR的工作原理及其與Spartan3系列FPGA的接口設計。CY7C1302是賽普拉斯公司生產的一種QDR SRAM。圖1示出了CY7C1302的結構圖。圖中雖然CY7C1302有了分別獨立的讀寫端口，但是地址總線還是為讀寫端口共用。地址總線的數據傳輸采用了DDR的傳輸方式，即：地址總線的前半個時鐘周期提供讀操作地址，而后半個時鐘周期提供寫操作地址。也就是在每個時鐘周期可以完成4字的傳輸量。

　　1.2 QDR SRAM的輸入狀態描述

　　QDR SRAM有四個時鐘：K，Kn，C和Cn。K和Kn是用來控制輸入數據采樣的，C和Cn則是用來控制SRAM數據輸出的。所有的數據操作都是在K的上升沿進行的。QDR SRAM有一個簡單的控制結構。兩個控制信號：讀控制信號(RPSn)和寫控制信號(WPSn)分別用來控制SRAM的讀和寫操作的進行。這兩種信號在K的上升沿時刻被采樣。對QDR來說，地址的輸入是讀端口和寫端口所共用的。對于CY7C1302來說，讀操作是在K的上升沿時刻開始進行的，寫操作是在Kn的上升沿時刻開始進行的。即地址總線的前半個時鐘周期提供讀操作的地址，后半個時鐘周期提供寫操作的地址。其數據線是單向的，在每個循環周期內可以傳輸兩個字的數據。

　　一個時鐘的上升沿可以使QDR SRAM在同一個時鐘周期內實現對同一地址的讀、寫訪問。這樣QDR就會把寫數據傳輸到讀端口以確保把有效的數據輸出至數據總線。這樣就保證了數據的一致性。