基于CY7C68013A和FPGA的ADSP-TS101擴展USB接口設計

ADI公司的DSP器件(ADSP-TS101)具有浮點實時處理能力強、并行性好等優點，從而廣泛被彈載信號處理系統選用。其作為彈載主處理器，在導彈的系統試驗中，需要利用上位機對其中的大數據量的軟件變量進行實時監控和記錄，這就需要一個上行傳輸給上位機的高速通信接口，數據上行的數據率需要大于6 MB/s。同時這個通信接口還需具有雙向特性，通過數據下行可實現在線程序加載與燒寫。這樣的通信接口，還需具備設備連接簡單、通用性強等特性，并能實現遠程(大于3m)數據傳輸。

　　ADSP-TS101自身的外總線接口和鏈路口(Linkport接口)，雖速度很快，但連接復雜，難以長線傳輸，并不具備上述需求特征。可以通過在DSP的Linkport總線接口上增加FPGA實現的適配電路，擴展USB 2.0接口，實現上述應用需求。下文將介紹具體的實現方案。

　　1 系統總體方案

　　系統實現的總體方案如圖1所示。

　　在本方案中，USB接口芯片選用Cypress公司的CY7C68013A。該芯片是Cypress公司FX2系列USB 2.0集成微控制器之一。集成了USB 2.0收發器、SIE、增強8051微控制器和GPIF，是一種優秀的高速USB外設控制器。內置的8051微控制器獨立于USB數據通道，由SIE實現大部分USB 1.1和USB 2.0協議;USB FIFO和外部從FIFO映射到相同的8個512 B RAM模塊，實現內部傳輸和外部傳輸的無縫連接，可以較低的代價獲得較高的帶寬;8.5 KB內部RAM空間，可運行較為復雜的固件，實現軟件對硬件的配置。GPIF是由用戶可編程有限狀態機驅動的柔性8/16位并行口，可編程GPIF向量組成一個GPIF波形，匹配受控接口的時序。

　　ADSP-TS101作為彈載主DSP芯片，含4個鏈路口，每個鏈路口可在時鐘雙沿以8位進行雙向數據傳輸，速率高達250 MB/s。通過該接口，DSP每個處理幀將預觀測的變量結果以DMA的方式打包向上位機發送。

　　FPGA實現ADSP-TS101的Linkport接口與CY7C68013A之間的雙向數據緩沖和接口協議轉換。考慮到CY7C68013A中的FIFO容量較DSP的一個處理幀預發送或接收的數據量較小，故在FPGA中設置上行和下行各一個大容量FIFO，用于數據緩沖，以減少對DSP中并行流水運行的程序的打擾。這里，由于DSP鏈路口的瞬時數據率遠高于USB芯片的傳輸速率(理論上限為60 MB/s)，故FIFO的DSP端口的數據傳輸為：一個處理幀只操作一次，而USB芯片端則分成多次操作。

　　限于篇幅，下文將重點對傳輸數據率要求高、設計難度大的上行通道的設計進行詳細描述。

　 2 FPGA的模擬Linkport口設計

　　FPGA需要模擬Linkport口的接口時序，其與DSP的硬件連接關系圖如圖2所示。

　　Link協議通過8位并行數據總線完成雙向數據傳輸，與數據總線配合的還有相應的時鐘信號線LxCLKIN，LxCLKOUT。

　　2.1 Linkport口的傳輸協議

　　Linkport口傳輸數據時，每8個周期傳送一個4字組(16 B)，在時鐘的上升沿和下降沿均傳送一個字節。在傳送過程中，發送端將檢測接收端的LxCLKOUT信號，僅當接收端將它的LxCLKOUT置為高時，即接收端處于接收方式，且有空閑的緩沖時，發送端才可以啟動下一個傳送過程。

　　傳送啟動過程如圖3所示，發送端驅動信號LxCLKOUT為低電平，以此向接收端發出令牌請求，發出令牌請求后，發送端等待6個周期，并驗證LxCLKIN是否依舊為高，若是則啟動傳送過程。傳送過程啟動一個周期以后，接收端將發送端的LxCLKIN驅動為低，以此作為連接測試。若接收完當前4字組后接收端無法再接收另外的4字組，則接收端保持LxCLKIN為低。這種情況下，緩沖空閑后LxCLKIN信號被禁止。若緩沖為空，則接收端將置LxCLKIN為高電平。

　　作為同步信號，LxCLKOUT信號由發送端驅動。數據在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中，發送和接收緩沖都是128b寬。 LxCLKIN信號由接收端驅動，發往發送端，它通常用作“等待”指示信號，但LxCLKIN信號也可以用作連接測試信號，保證接收端能正確地接收當前傳送數據。

　　當LxCLKIN信號用于等待指示信號時，接收端驅動LxCLKIN信號為低電平。若LxCLKIN信號保持低電平狀態，則發送端可以[完成當前的4字組傳送，但無法啟動下一個垂字組傳送。若還有其余的數據需要傳送，發送端需將LxCLKOUT置低，并等待接收端將LxCLKIN驅動為高電平。如果在第12個時鐘沿到來之前LxCLKIN變為高電平，則緊跟著傳送的將是新的4字組。

　　2.2 FPGA內的Linkport口邏輯設計

　　由于Link協議采用雙時鐘沿傳輸數據，而同步FPGA系統中，一般只采用單一時鐘的上升沿完成操作，因此需要將FPGA系統工作頻率SCLK設定為Link時鐘的2倍。然后將該時鐘的兩分頻輸出作為LxCLKOUT信號，有效數據則在SCLK的上升沿更新。

　　FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容，且采用了雙向雙倍數據傳輸DDR技術，能實現雙向雙倍的數據傳輸。FPGA中的Link口接口模塊電路如圖4所示。

　　圖5是FPGA內實現DSP數據上行的Linkport口接收時序仿真圖(基于Modelsim仿真軟件)。

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