基于FPGA的檢糾錯邏輯算法的實現(xiàn)

　　CCl校驗位相異對應(yīng)出錯數(shù)據(jù)位列號倒數(shù)第二位為1;CC2對應(yīng)列號倒數(shù)第3位為1，可以推出錯誤數(shù)據(jù)位的列號為110，同理行號相關(guān)的幾個校驗位中CC4，CC5出現(xiàn)相異可以推出錯誤數(shù)據(jù)位的行號為0110，由此可以知道出錯的數(shù)據(jù)位是DA22，再對確認出錯的數(shù)據(jù)位取反就實現(xiàn)了糾正1位錯誤的功能。而如果出現(xiàn)2位錯誤，比如數(shù)據(jù)位DAl和DA34同時出錯，如圖2中所示，這會引起新老校驗位中的CC0，CCl，CC3，CC4，CC6同時出現(xiàn)相異。這時如果還按照上述糾正1位錯誤時的算法，就會推出出錯數(shù)據(jù)位的行號為1011列號為011，這樣，就會認為是數(shù)據(jù)為DA51發(fā)生了翻轉(zhuǎn)，從而產(chǎn)生錯誤的檢糾錯結(jié)果，如圖2中粗箭頭所示。以前的測試數(shù)據(jù)表明，若在近地軌道中，SRAM存儲器中的每一個存儲數(shù)據(jù)位一天之內(nèi)發(fā)生SEU概率約是10-7(位·天)，則可以推導出這個SRAM中1組64位的數(shù)據(jù)，在一天時間內(nèi)有2位同時出現(xiàn)錯誤的可能性約為10-10(次·天)，在南大西洋輻射異常區(qū)和太陽活動高峰期，這種情況的發(fā)生率可能還會提高1～2個數(shù)量級。

　　為了避免在發(fā)生雙位元錯誤時出現(xiàn)錯檢錯糾的情況，需要增加1個校驗位CC7，它是所有數(shù)據(jù)位的奇偶校驗結(jié)果，即CC7=DA0⊕DAl⊕DA2⊕DA3⊕…⊕DA63。這樣在每次出現(xiàn)1個數(shù)據(jù)位錯誤時，新生成的NCC7也都會與先前的值相異，而當數(shù)據(jù)位中有2個存儲單元出錯，其他校驗位會檢測有錯誤出現(xiàn)，但NCC7不會發(fā)生變化，NCC7⊕CC7=0，這時就可以判斷出有雙位錯誤，從而使系統(tǒng)實現(xiàn)了檢測雙位錯誤的功能。

　　2 設(shè)計實現(xiàn)

　　將所有與主存儲器中數(shù)據(jù)一一對應(yīng)的校驗位(CCl～CC8)存儲在另一個獨立的8位SRAM中，系統(tǒng)的硬件結(jié)構(gòu)如圖3所示。

　　存儲校驗位的8位數(shù)據(jù)SRAM2同樣遇到出現(xiàn)SEU效應(yīng)得可能，通過分析可以知道，SRAM2出現(xiàn)1位數(shù)據(jù)翻轉(zhuǎn)時，只有對應(yīng)的一位數(shù)值與通過數(shù)據(jù)位新生成的校驗位數(shù)值相異，而其他的7個校驗位數(shù)據(jù)都沒有變化，此時對對應(yīng)的校驗位取反就實現(xiàn)了糾錯功能。對于出現(xiàn)雙位元錯誤的可能，通過理論分析，可以知道一組8位的校驗數(shù)據(jù)在一天中出現(xiàn)這種情況的概率約為7×10-13。，相比于主存儲器而言降低了兩三個數(shù)量級，暫時可以不予考慮。