嵌入式系統中存儲器性能研究

摘要：動態隨機存儲器是嵌入式系統的一個重要組成部分，而動態隨機存儲器故障是嵌入式系統故障的一個主要原因之一。在此從動態隨機存儲器的結構和失效模型出發，有針對地提出了用于檢測性能的數據和讀寫方式，實驗證明通過提出的檢測方法能夠有效地找出潛在的存儲器故障，從而能夠為嵌入式系統設計人員提供改善系統性能的方法和途徑。
關鍵詞：嵌入式系統；動態隨機存儲器；故障檢測；失效模型

0 引言
隨著超大規模集成電路的制造工藝的進步，在單一芯片上動態隨機存儲器實現了更高密度的比特位，使得計算機系統在計算速度迅猛發展的同時，內存容量極大的擴大。伴隨著集成度的提高，存儲器單元呈現失效的可能性隨之增大，失效的形式和原因也趨于更加復雜化。存儲器測試的目的是確保其每個單元能夠存儲數據并且惟一的尋址、讀、寫。存儲器的測試面臨兩方面的要求：較高失效類型覆蓋率，盡可能檢測出潛在的存儲器故障；較少的存儲器操作，以便縮短檢測時間。因此存儲器測試應能夠在一定的測試時間內得到可能的最佳故障覆蓋率。由于對存儲器進行物理檢測是不可能的，可行的辦法是將待測存儲器的訪存結果與認定無故障的存儲器的訪存結果做比較。

1 DRAM的原理及失效模型
動態內存的結構和ROM及SRAM有較大的不同。圖1是動態內存的總體結構。內存單元按照行、列組成陣列。地址首先分為行地址和列地址，行地址經過譯碼器，選中一行內存單元。列地址選擇數據輸出到數據輸出端。

電壓均為0．5 V，T1，T2，T3均截止。首先，T3導通，電容上的電荷使數據線D上電壓為0．5 V+a。放大器對信號放大，使得數據線D上電壓為V，上電壓為0，讀出數據“1”(圖3(b))，同時對電容充電，電容電壓為V(圖3(c))。然后T3截止，T1，T2導通，數據線D，上電壓恢復為0．5V。電路恢復初始狀態(圖3(d))。

假設存儲器實效僅僅被單元狀態的跳變所激活，即不考慮不改變狀態的寫操作時出現的失效。存儲器的失效模型可以表述為如下：
(1)粘滯實效(Stuck-at Faults，SF)。一個或多個存儲器單元固定為s，s∈(0，1)，不因對該單元的讀寫而發生狀態的變化。
(2)組合實效(Coupling Faults，CF)。存儲器某些位的跳變導致其他位的邏輯值發生非預期的變化。組合失效的產生歸咎于單元物理上毗鄰所產生的分布電容或者是單元間的電流泄漏。2個存儲單元之間的組合失效稱雙組合實效。例如：對于單元j的一個0→1或是1→0的寫操作將會改變i單元的內容，使之狀態翻轉。但是反之i單元的狀態改變并不一定也會對j產生影響。
(3)地址譯碼故障(Address Decoder Faults，AF)。有4種情況：某地址不能訪問任何單元；某單元無法被任何地址訪問；某地址可以同時訪問多個單元；某單元可被多個地址訪問到。