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        基于VHDL的基帶信號的MFSK調制

        作者: 時間:2012-05-23 來源:網絡 收藏

        --多進制數字頻率()系統程序

        本文引用地址:http://www.104case.com/article/149006.htm

          --文件名:

          --功能:硬件描述語言,完成對

          --說明:這里MFSK的M為4

          --最后修改日期:2004.2.13

          library ieee;

          use ieee.std_logic_arith.all;

          use ieee.std_logic_1164.all;

          use ieee.std_logic_unsigned.all;

          entity MFSK is

          port(clk :in std_logic; --系統時鐘

          start :in std_logic; --開始

          x :in std_logic; --

          y :out std_logic); --調制信號

          end MFSK;

          architecture behav of MFSK is

          process(clk) process(clk,yy) --此進程完成對輸入信號x的MFSK調制

          begin

          if clk'event and clk='1' then

          if start='0' then y='0'; -- if語句完成2位并行碼到4種載波的選通

          elsif yy=00 then y=not f(3);

          elsif yy=01 then y=not f(2);

          elsif yy=10 then y=not f(1);

          else y=not f(0);

          end if;

          end if;

          end process;

          end behav;

        --對輸入的基帶信號x進行串/并轉換,得到2位并行信號的yy

          begin

          if clk'event and clk='1' then

          if start='0' then q=0;

          elsif q=0 then q=1;xx(1)=x;yy=xx;

          elsif q=8 then q=9;xx(0)=x;

          else q=q+1;

          end if;

          end if;

          end process;



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