采用Xilinx 和FPGA的DDR2 SDRAM存儲器接口控制器的設計

　　設計人員享有完全的靈活性，可進一步修改 RTL 代碼。與提供“黑匣子”實現方法的其他解決方案不同，此設計中的代碼未加密，設計人員完全可以對設計進行任意修改和進一步定制。輸出文件按模塊分類，這些模塊被應用于此設計的不同構建模塊：用戶界面、物理層、控制器狀態機等等。因此，設計人員可選擇對控制組存取算法的狀態機進行自定義。由 MIG 工具生成的 Virtex-4 和 Virtex-5 DDR2 的組存取算法彼此不同。Virtex-5 設計采用一種最近最少使用 (LRU) 算法，使多達四組中的一行總是打開，以縮減因打開/ 關閉行而造成的開銷。如果需要在一個新組中打開一行，控制器會關閉最近最少使用組中的行，并在新組中打開一行。而在 Virtex-4 控制器實現中，任何時候只有單個組有一個打開的行。每個應用都可能需要有自己的存取算法來最大化吞吐量，設計人員可通過改變 RTL 代碼來修改算法，以更加適合其應用的訪問模式。

　　修改可選代碼之后，設計人員可再次進行仿真，以驗證整體設計的功能。MIG 工具還可生成具有存儲器校驗功能的可綜合測試平臺。該測試平臺是一個設計示例，用于Xilinx 基礎設計的功能仿真和硬件驗證。測試平臺向存儲控制器發出一系列寫和讀回命令。它還可以用作模板，來生成自定義的測試平臺。

　　設計的最后階段是把 MIG 文件導入 ISE 項目，將它們與其余 FPGA 設計文件合并，然后進行綜合、布局和布線，必要時還運行其他時序仿真，并最終進行硬件驗證。MIG軟件工具還會生成一個批處理文件，包括相應的綜合、映射以及布局和布線選項，以幫助優化生成最終的 bit 文件。