引領28nm FPGA“智”造時代

　　2010年，TSMC已為客戶的28nm FPGA提供了先進的硅穿孔(TSV, Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗證(prototyping) 服務。憑借TSMC研發的TSV及與IC制造服務業者兼容的晶圓級封裝技術，TSMC承諾與客戶緊密合作開發符合成本效益的2.5D/3D(2.5維/3維)集成電路系統整合方案。

　　如果用一個簡單的量化標準來衡量28nm和40nm工藝的區別的話，集成度是傳統40nm工藝的兩倍。通過將更多功能單元集成在單一的系統級芯片上，企業可以大幅降低終端產品成本，并且可以制造出更小、更薄的產品。與傳統的40nm工藝相比，在指定速度下，28HPL的功耗最高可以減少一半(圖4)，部分設計的待機功率更可以低至30%，而速度上最高可以有將近80%的提升。

　　賽靈思的全新FPGA就是基于TSV技術的28nm新產品，賽靈思亞太區銷售及市場副總裁楊飛坦言這得益于28nm工藝技術——28nm高性能低功耗工藝(28HPL)。賽靈思推出了統一的Virtex架構，將整體功耗降低一半且具有高容量(200萬邏輯單元)的7系列FPGA產品，不僅能實現出色的生產率，解決 ASIC 和 ASSP 等其他方法開發成本過高、過于復雜且不夠靈活的問題，使 FPGA 平臺能夠滿足日益多樣化的設計群體的需求。

　　設計挑戰

　　新工藝帶來新競爭優勢的同時，將許多設計和制造上的挑戰也帶給業界，為此，要求設計者與EDA(電子設計自動化)和晶圓廠之間保持良好的合作以應對全新的設計和制造挑戰。

　　談及SoC(系統級芯片)設計師在新的節點中將會遇到的工具和方法的轉變， Synopsys公司戰略聯盟總監Kevin Kranen認為，新節點面臨的挑戰各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰包括以下幾方面：

　　⒈由于SiON柵極介質厚度過薄難以控制，在降低柵極漏電和閾值變異性方面的挑戰;

　　⒉在193nm光刻基本限值下的挑戰;

　　⒊用于參數提取的新工藝拓撲結構建模方面的挑戰;

　　⒋管理參數異變性，尤其是在簽核期間異變性的挑戰。