JEDEC準備迎接DDR4內存規格

        內存芯片的雙倍數據速率（DDR4）的標準將包括三個數據寬度的產品，差分信號傳輸，數據屏蔽和一個新的終止計劃，根據JEDEC的固態技術協會，標準開發商制定的標準。

        DDR4標準預計將在2012年中期出版，和上一代技術相比，在減少電力消耗的性能上提供了顯著進步，JEDEC（弗吉尼亞州阿靈頓）于周一（8月22日）說。 DDR4標準出版時，將公布在JEDEC的網站上，該組織說。

        DDR4正在開發一系列功能的設計，使高速運轉，并在各種不同領域，包括服務器，筆記本電腦，臺式電腦和消費電子產品的廣泛適用性，JEDEC說。它的速度，電壓，和架構都被定義目標為簡化遷移和促進通過標準，據該機構說。

        JEDEC說一個DDR4電壓的路線圖已經提出，將有助于客戶遷移VDDQ的恒定為1.2V，允許在未來的電源電壓VDD減少。DDR4通過保持的I/O電壓穩定，將有助于防止技術過時，JEDEC說。

        每個引腳的數據傳輸速率，隨著時間的推移，將從初始的1.6千兆每秒向每秒3.2千兆傳輸的最大目標轉移，JEDEC說。與DDR3超過其預期的1.6 GT/s的峰值相比，在未來DDR4提出的很有可能是更高的性能水平，JEDEC說。

        DDR4標準列入計劃的其他性能特點是偽開漏輸出接口的DQ總線，齒輪減速模式為2667 Mhz的數據傳輸速率，世行集團的架構，內部產生的VrefDQ，和改進培訓模式，JEDEC說。

DDR4標準的其他亮點包括：

- 新的JEDEC POD12接口標準為（1.2V）DDR4。

 - 三個數據寬度的產品：X4，x8和x16。

 - 差分信號時鐘選通。

 - 新的中止計劃相對先前的DDR版本：在DDR4上，DQ總線轉移終止到VDDQ，這樣即使VDD電壓是隨著時間的推移降低也能保持穩定。

 - 名義和動態的ODT：改進ODT的協議和一個寄存模式考慮到可以讓標稱終端和動態寫入終止，而無需驅動的ODT引腳。

 - 脈沖時間8和突發長度4。

 - 數據屏蔽。

- DBI：幫助降低功耗，提高了數據信號的完整性，此功能通知是否真實或倒置的數據應存儲的DRAM。

 - 新的CRC數據總線：啟用錯誤檢測數據傳輸能力 - 尤其是有利于寫操作期間，在非ECC內存應用。

 - 新的CA校驗命令/地址總線：核實鏈接的命令和地址傳輸的完整性，所有的操作提供一個低成本的方法。

 - 支持DLL關閉模式。

        JEDEC表示，它計劃舉辦一個關于DDR4新標準的技術研討會。宣布與出版更多的信息和細節將一致。

        “大量的內存設備，系統，組件和模塊生產商正在合作來完成的DDR4標準，這將使下一代系統完成更大的性能與較低的功耗”JEDEC的JC-42.3DRAM存儲器小組委員會主席，Joe Macri在一份聲明中說。