基于JTAG邊界掃描方式的重構控制器的設計
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圖5為各狀態機個狀態下接口輸出波形，TCK、TMS、TDI時序和輸出值滿足JTAG掃描方式配置Virtex-4系列FPGA接口激勵要求。
本文引用地址：http://www.104case.com/article/105941.htm
本系統ARM工作時鐘為50MHz，TCK輸出為25MHz，為便于觀察，TAP_CFG部分狀態機中SDR狀態項實際由配置方案文件bit位數決定，仿真圖有所壓縮。
如果目標板FPGA是Virtex-4 XC4VLX25，其配置方案文件為995KB，整個配置過程大約所需時間327ms。
結語
本文介紹的重構控制器具有相對通用性，適用于對同一類FPGA芯片實現可編程器件在系統配置，使得硬件信息(可編程器件的配置信息)也可以象軟件程序一樣被動態調用或修改，從而動態的改變電路的結構和功能，對電路中出現的錯誤和故障進行實時動態重構，達到高可靠性的目的，有效節省邏輯資源，通過設計和仿真驗證了此方法的可行性。
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