差分線的間距和耦合怎么選？緊密還是松散你知道么

之前收到很多關于走線阻抗以及如何計算正確走線尺寸以達到可制造 PCB 中特定阻抗的問題。與確定單端走線的適當走線寬度一樣重要的是確定差分對中兩條走線之間的適當間距。所以問題是，差分對中的走線需要彼此靠近多近，“緊密耦合”的需求真的有必要嗎？

該設計指南的有趣之處在于，它可能是唯一定義最差的 PCB 設計經驗法則。數字意義上的“松耦合”或“緊耦合”究竟是什么？如果你問 10 位不同的信號完整性專家，你會得到 20 種不同的答案！

在本文中，我們希望在差分對間距方面更接近于緊耦合與松耦合的真實描述，以及差分對間距如何影響阻抗、差模噪聲、共模接收噪聲和終止。正如我們將看到的，關注緊耦合（無論它是什么意思）有其優點，但由于錯誤的原因，它經常被認為是必要的。

讓我們看一下我上面提到的每個維度，以確切了解差分對間距在何處起作用，以及如何設置適當的值。

差分對中受間距影響的主要參數是阻抗。差分對的阻抗取決于每條走線的自電容和自感，以及每條走線之間的互電容和互感。這意味著不同 l 對的典型阻抗公式需要分解為奇數阻抗和差分阻抗，其定義如下：

奇模和差模阻抗公式。

互感和電容的存在使兩對分別具有等效的總電感和電容。在上面的方程中，我們忽略了損耗（傳輸線阻抗方程中的 R 和 G），但沒關系，這里的重點是注意間距。

差分對中的兩條走線之間存在互感和電容。

• 將線對放置得越近，差分阻抗越小，因為L M和C M變大。既大號中號和?中號收斂于零間距趨于無窮。

換句話說，如果您的設計是為了達到差分阻抗目標（例如標準中指定的或根據測量確定的），那么您不能將兩對靠得太近，否則您將不會違反阻抗目標作為差分阻抗會太小。但是，較小的間距會使沿路徑長度的兩條跡線之間的電場和磁場集中，從而增加損耗。

兩條走線之間的互感和互電容不容易計算，也沒有簡單的封閉式公式可以使用。一些研究文章中有一些較長的公式，但它們非常長且笨拙。更好的選擇是使用帶有內置計算器的疊層編輯器。此類實用程序通常使用電磁場求解器來確定差分對的阻抗，而不是確定互電容和電感。

差分對有時被描述為不受串擾影響，盡管并不總是說明這是來自單端信號還是差分信號。無論如何，事實是差分對無法避免來自差模噪聲源或共模噪聲源的串擾。要了解有關前者的更多信息，您可以閱讀這篇關于差分串擾的文章。

源自串擾的共模噪聲呢？如果您正在查看在附近的差分模式對中引起信號的單端干擾走線，現實情況是您永遠無法保證完全抑制共模噪聲，無論您在差分模式中將兩條走線走多近一對。然而，更緊密的耦合確實有幫助。

要了解原因，我們只需要看看來自單端侵略者軌跡的場是如何在空間中傳播的。由于場隨著與走線的距離而下降，差分對中較近的走線比較遠的走線接收到更多的噪聲。

干擾源走線輻射的場隨著距離的增加而減弱，因此差分對中每條走線接收到的噪聲可能不相等，并且無法被差分接收器完全消除。

在這里，我認為最佳解決方案是將單端走線從差分對移得更遠，而不是僅僅將差分對放置得更近一些。如果這不是一個可行的解決方案，那么較小的間距將產生相同的效果，但沿差分對的損耗更高。

還有一種說法是差分對不**** EMI。這也是不真實的；如果這是真的，那么我們將無法測量差分串擾。然而，來自差分對的輻射 EMI 處于差分模式，因此它不如從單端走線或一組走線發出的噪聲強。這就是您可以在差分鏈路上運行極高速串行數據而不會經常失敗 EMC 測試的原因之一：與通過單個跡線發送數據時所看到的噪聲相比，噪聲要小得多。

由于差分 EMI 僅在通過長差分對路由串行數據時才會成為問題，因此您可能會想將差分對靠得更近以抵消噪聲。我要再次聲明，在這種情況下，損失（插入損失）更為重要。在需要使用差分對的長鏈路中，損耗將主導通道行為，因此最好選擇更大的間距。如果開始時通道設計正確，即使數字比特流的上升時間極快（低于 10 ps），也不應該出現極端的輻射噪聲問題。

在遙遠的過去，在設計師可以使用豐富的 CAD 工具和專業的電子設計軟件之前，將長度匹配和一致的間距應用于差分對是一個耗時的過程。今天，PCB 設計人員被 CAD 工具寵壞了，這些工具使得將長度匹配部分應用到差分對變得非常容易。與布線工具接口的設計規則還可以非常輕松地在差分對中的每條跡線之間應用一致的間距，如果需要，包括非常緊密的間距。

盡管在傳統端接方法和差分阻抗目標的范圍內可能沒有必要，但我們看到使用小間距的幾個原因：

• 降低差模噪聲****和差分串擾

• 將噪聲作為真正的共模噪聲接收的幾率更高

• 線對之間發出的差模噪聲較低

然而，與普遍的看法相反，選擇盡可能小的間距并不是終止所必需的，它會增加沿線對長度的損耗。終止是一個很長的討論，我將在一些視頻和另一篇文章中介紹。可以在本文中找到概述，主要內容是端接將差分對視為兩個單端信號，而不是某些差分阻抗。

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