美光：下一代DRAM技術(shù)面臨哪些困境？

近年來，在原廠之間的技術(shù)角逐之中，美光可謂成績(jī)亮眼，無論在DRAM還是NAND領(lǐng)域都可謂“一馬當(dāng)先”，不僅率先批量生產(chǎn)176層3D NAND Flash，也是第一個(gè)宣布批量出貨1α DRAM產(chǎn)品的廠商。

另外，在DRAM領(lǐng)域，美光更是三家內(nèi)存原廠中唯一在1α制程中沒有導(dǎo)入EUV工藝的廠商。近日有報(bào)道稱，美光最新1α制程產(chǎn)品擁有0.315Gb/mm2的存儲(chǔ)密度，half pitch為14.3nm，超越了三星1z制程工藝0.299 Gb/mm2的存儲(chǔ)密度，是當(dāng)前業(yè)內(nèi)存儲(chǔ)密度最高的產(chǎn)品。

那么，美光作為DRAM技術(shù)發(fā)展的有力推手，在下一代DRAM技術(shù)中面臨哪些技術(shù)和性能挑戰(zhàn)？無疑對(duì)產(chǎn)業(yè)鏈具有借鑒作用。在一次技術(shù)交流會(huì)上，美光對(duì)此做了詳細(xì)闡述，并以《Scaling and Performance Challenges of Future DRAM》為題公開發(fā)表。

Row Hammer攻擊

所謂Row Hammer攻擊是指為了內(nèi)存容量的增加，DRAM cell越做越小且距離越來越近，導(dǎo)致存儲(chǔ)器單元泄露電荷并可能造成比特翻轉(zhuǎn)的意外情況。

圖片來源：Scaling and Performance Challenges of Future DRAM

Row Hammer問題并非新增問題，并將在DRAM微縮過程中愈發(fā)嚴(yán)重。雖然，當(dāng)前通過采用ECC糾錯(cuò)技術(shù)緩解了這種情況，卻仍然存在一定的限制。而在1β制程技術(shù)中，若要緩解Row Hammer問題，則需要突破性技術(shù)改善。

刷新周期

所謂刷新周期是指對(duì)所有DRAM存儲(chǔ)單元恢復(fù)一次原狀態(tài)所需的時(shí)間間隔。由于DRAM的存儲(chǔ)位元是基于電容器的電荷存儲(chǔ)，這個(gè)電荷量會(huì)隨著時(shí)間和溫度而減少，因此必須定期的刷新，以保持它們?cè)瓉碛洃浀恼_信息。

根據(jù)公式，刷新周期與單位電容成正比，隨著DRAM技術(shù)尺寸微縮，刷新周期性能也將下降。另外，在一定刷新周期內(nèi)，錯(cuò)誤率也將隨著溫度的升高而增加。而這一特性限制了產(chǎn)品在汽車領(lǐng)域的使用，因?yàn)樵谄囶I(lǐng)域中，通常對(duì)器件的溫寬要求很高。

來源：Scaling and Performance Challenges of Future DRAM

感測(cè)容限和Vt補(bǔ)償感測(cè)放大器（Sensing margin & VT compensated sense amplifier）

隨著DRAM器件尺寸微縮，感測(cè)容限不斷降低，且由于每個(gè)節(jié)點(diǎn)的窄通道效應(yīng)和短通道效應(yīng)，感測(cè)放大器晶體管Vt的變化加劇。

CMOS技術(shù)

隨著CMOS電路不斷縮小，晶體管的關(guān)鍵指標(biāo)：柵氧厚度不斷縮小，然而當(dāng)厚度縮小到2nm以下時(shí)，就會(huì)出現(xiàn)明顯的隧穿泄露。因此邏輯芯片廠商開始使用High-K工藝，就是使用高介電常數(shù)的物質(zhì)替代二氧化硅。

近十年中，DRAM芯片中也使用了High-K工藝，使得DRAM性能提升的同時(shí)降低功耗。在DRAM歷史上，隨著數(shù)據(jù)速率提高以及功耗要求提升，DRAM工作電壓已經(jīng)從5V降低到1.05V。隨著DRAM性能要求的分化，CMOS性能有望縮小與邏輯CMOS之間的差距。

圖片來源：Scaling and Performance Challenges of Future DRAM

隨著數(shù)據(jù)量增加以及對(duì)器件性能要求的提升，在實(shí)現(xiàn)1α以下DRAM技術(shù)的發(fā)展過程中將面臨許多挑戰(zhàn)。存儲(chǔ)廠商將不斷開創(chuàng)創(chuàng)新的工藝與材料開發(fā)來克服這些挑戰(zhàn)，持續(xù)提供突破和創(chuàng)新的設(shè)計(jì)方法，滿足未來的性能及規(guī)模需求。