本節旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設計、編譯及仿真流程。同時使用基于Altera FPGA的開發板將該實例進行下載驗證，完成工程設計的硬件實現，熟悉Altera FPGA開發板的使用及配置方式。
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Cyclone Altera FPGA QuartusII FPGA最小系統
結合FPGA和Linux雙方優勢，可以很好地滿足嵌入式系統設計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統解決方案。
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操作系統加載 Linux FPGA
實際的工程中，純粹單時鐘系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鐘域的情況經常不可避免。如果對跨時鐘域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結出了幾種同步策略來解決跨時鐘域問題。
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跨時鐘域 同步時序 FPGA
SPI(Serial Peripheral Interface，串行外圍設備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節約了芯片的引腳，同時在PCB的布局上還節省空間。正是出于這種簡單、易用的特性，現在越來越多的芯片集成了這種通信協議。
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復用編程 SPIFlash FPGA
提出一種基于IEC61850和SoPC的數字化變電站計量儀表設計方案。在DE2—70開發板的基礎上，首先依據IEC61850標準對數字化變電站計量儀表進行了總體設計；其次對基于FPGA的電量參數算法進行了研究；最后完成了光纖通信電路、快速以太網接口電路、雙軟核SoPC系統等硬件電路的設計。基于FPGA的數字化變電站計量儀表設計方案具有設計
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數字化變電站 SOPC FPGA
采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語言設計了一個具有變頻采樣時鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設計方案利用FPGA內部的M4K決作為移位寄存器不斷地進行讀進數據的方式，提高了工作速度、性能穩定性以及分析的范圍和質量。該邏輯分析儀實現簡單，價格低，具有較高的使用價值。
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采樣模式 邏輯分析儀 FPGA
根據電阻抗斷層成像技術要求，設計了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統，系統嵌入8 bit微處理器PicoBlaze實現邏輯控制并產生激勵信號實現高速A/D采集及實現數字解調，通過RS232將采集數據傳輸到PC機，重建人體內部的電阻率分布或其變化圖像。為廣泛應用研究電阻抗斷層成像技術提供一種
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Spartan3E 生物電阻抗成像系統 FPGA
超長指令字VLIW微處理器架構采用了先進的清晰并行指令設計。VLIW微處理器的最大優點是簡化了處理器的結構，刪除了處理器內部許多復雜的控制電路，它能從應用程序中提取高度并行的指令數據，并把這些機器指
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VLIW微處理器 并行指令控制 FPGA
介紹了軟件無線電平臺中基于FPGA的雙緩沖模式PCI Express（PCIE）總線的設計與實現。設計了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺，開發了基于Linux系統的驅動程序和PCIE硬核的DMA控制器。雙緩沖提高了數據傳輸速度，節約了硬件資源。測試結果顯示，該系統工作穩定可靠，讀寫速度可達402 MB/s。
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PCIExpress總線 雙緩沖模式 FPGA
針對目前交叉路口交通控制信號燈的綠信比固定不變的問題，提出一種模糊控制的方案。根據當前相位的車流量和當前相位與下一相位車流量之差，實時控制相位綠信比，縮減車輛在交叉路口的排隊長度。綠信比可在FPGA上模擬實現，采用EElements ISE Development Kit開發套件，使用ISE10.1軟件設計工具，對上述控制方案進行仿真。
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模糊控制 交通燈控制方案 FPGA
基于最小平方 (LS) 算法，利用FPGA實現了一種適用于TD-LTE系統的上行信道估計算法。主要研究了如何利用FPGA實現LS算法，包括算法的介紹、方案的形成、FPGA實現的處理流程、FPGA實現結果及分析。以Virtex-5芯片為硬件平臺，完成了仿真、綜合、板級驗證等工作。實現結果表明，該信道估計算法應用到TD-LTE系統具有良好的穩
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PUSCH 信道估計仿真 FPGA
時鐘是整個電路最重要、最特殊的信號，系統內大部分器件的動作都是在時鐘的跳變沿上進行， 這就要求時鐘信號時延差要非常小， 否則就可能造成時序邏輯狀態出錯；因而明確FPGA設計中決定系統時鐘的因素，盡量較小時鐘的延時對保證設計的穩定性有非常重要的意義。
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信號時延 系統時鐘 FPGA
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