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如何采用FPGA方案實(shí)現(xiàn)數(shù)字顯示系統(tǒng)設(shè)計(jì)
- 系統(tǒng)級芯片(SoC)解決方案被譽(yù)為半導(dǎo)體業(yè)最重要的發(fā)展之一，目前，從數(shù)字手機(jī)和數(shù)字電視等消費(fèi)類電子產(chǎn)品到高端通信LAN/WAN設(shè)備中，這一器件隨處可見。過去，為了創(chuàng)建此類嵌入式系統(tǒng)，設(shè)計(jì)工程師不得不在處理器、邏輯
- 關(guān)鍵字： FPGA 方案 數(shù)字顯示 系統(tǒng)設(shè)計(jì)
基于FPGA的數(shù)字頻率合成器設(shè)計(jì)與實(shí)現(xiàn)
- 摘要：為了產(chǎn)生穩(wěn)定激勵信號的目的，采用Verilog硬件語言在FPGA上實(shí)現(xiàn)了數(shù)字頻率合成器的設(shè)計(jì)，該設(shè)計(jì)包括累加器、波形存儲器、AD轉(zhuǎn)換、低通濾波器等；對累加器、波形存儲器都進(jìn)行了仿真，并下載到FPGA中，經(jīng)A／D轉(zhuǎn)換
- 關(guān)鍵字： FPGA 數(shù)字頻率合成器
基于FPGA的自適應(yīng)數(shù)字傳感器設(shè)計(jì)
- 摘要：高量程加速度傳感器在小信號的激勵下輸出在10 mV以內(nèi)，傳統(tǒng)測試系統(tǒng)的噪聲可能覆蓋如此小的電壓信號，使高量程的加速度傳感器無法測試小的加速度信號。針對這一問題提出了基于自動增益切換控制理論的自適應(yīng)數(shù)字
- 關(guān)鍵字： FPGA 數(shù)字 傳感器設(shè)計(jì)
軟件仿真可提高PCB設(shè)計(jì)效率的方法
- 從根本上來說，電磁兼容在測試暗室內(nèi)針對現(xiàn)有的模型是進(jìn)行測試驗(yàn)證的。這些測試不但價(jià)格昂貴而且還耗費(fèi)大量時(shí)間。在設(shè)計(jì)過程中應(yīng)用早期的軟件仿真用來減少測試的花費(fèi)已經(jīng)有很多方法。然而，EMC是一門復(fù)雜的學(xué)科，目前
- 關(guān)鍵字： PCB 軟件仿真 方法 設(shè)計(jì)效率
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