- 256 級灰度顯示 - 基于FPGA的OLED真彩色顯示設計,摘要利用FPGA 控制模塊，設計了OLED 真彩色動態圖像驅動控制電路。介紹采用FPGA 實現OLED 外圍控制電路和256 級灰度的方法，并分析電路中模塊的作用及整個電路的工作過程。電路系統采用基于Altera 公司的FPGA技術進行
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顯示 彩色 設計 OLED FPGA 基于 級灰度
- 工程師分析實例，帶你走近Xilinx FPGA設計,一.概述 本文主要幫助大家熟悉利用ISE進行Xilinx 公司FPGA 代碼開發的基本流程。主要是幫助初學者了解和初步掌握 ISE 的使用，不需要 FPGA 的開發基礎，所以對每個步驟并不進行深入的討論。 本文介紹的內容從新
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- 采用FPGA與SRAM的大容量數據存儲的設計,1 前言 針對FPGA中內部BlockRAM有限的缺點，提出了將FPGA與外部SRAM相結合來改進設計的方法，并給出了部分VHDL程序。 2 硬件設計 這里將主要討論以Xilinx公司的FPGA(XC2S600E-6fg456)和ISSI公司的SRAM(IS61LV
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存儲 設計 數據 大容量 FPGA SRAM 采用
- 采用上位機與FPGA開發板的光纖通道接口適配器設計,隨著存儲技術的迅速發展，存儲容量得到了迅速的增長，存儲系統的數據傳輸速度成為了主要的瓶頸。光纖的傳輸具有其速度上的優勢，然而，在光纖傳輸要受到光纖通道接口的限制，因此光纖通道應用于高速數據傳輸的一個關
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接口 適配器 設計 通道 光纖 上位 FPGA 開發 采用
- 利用Java良好的移植特性的FPGA可編程嵌入式系統,傳統的嵌入式產品只能實現某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統，以實現系統對多種本地應用和網絡的支持
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可編程 嵌入式 系統 FPGA 特性 Java 良好 移植 利用
- FPGA全局時鐘資源相關Xilinx器件原語及使用,FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設
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Xilinx 器件 使用 相關 資源 全局 時鐘 FPGA
- FPGA/EPLD的自上而下設計方法及其優缺點介紹,FPGA/EPLD的自上而下(Top-Down)設計方法： 傳統的設計手段是采用原理圖輸入的方式進行的，如圖1所示。通過調用FPGA/EPLD廠商所提供的相應物理元件庫，在電路原理圖中繪制所設計的系統，然后通過網表轉換產生某一特
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- Altera公司(NASDAQ: ALTR)日前宣布，推出40-Gbps以太網(40GbE)和100-Gbps以太網(100GbE)知識產權(IP)內核產品。這些內核能夠高效的構建需要大吞吐量標準以太網連接的系統，包括，芯片至光模塊、芯片至芯片以及背板應用等。
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Altera FPGA
- 系統級芯片(SoC)解決方案被譽為半導體業最重要的發展之一，目前，從數字手機和數字電視等消費類電子產品到高端通信LAN/WAN設備中，這一器件隨處可見。過去，為了創建此類嵌入式系統，設計工程師不得不在處理器、邏輯
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FPGA 方案 數字顯示 系統設計
- 在汽車電子中廣為采用的微控制器(MCU)正快速面臨時間和成本的壓力。使用MCU的主要優勢一直以來都是lsquo;創造具有高性價比的高階系統整合rsquo;。然而，在此一優勢之下，有一些與元件本身相關的潛在成本是超乎于其
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- 為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設定不當帶來的數據不連續問題，結合LabVIEWFPGA的編程特點和DMA FIFO的工作原理，提出了一種設定FIFO深度的方法。對FIFO不同深度的實驗表明，采用該方法設定的FIFO深度能夠
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LabVIEW FPGA FIFO 模塊
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傳統數字濾波器硬件的實現主要采用專用集成電路(ASIC)和數字信號處理器(DSP)來實現。FPGA內部的功能塊中采用了SRAM的查找表(lo-ok up table，LUT)結構，這種結構特別適用于并行處理結構，相對于傳統方法來
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FPGA FIR 分布式算法 低通
- 在NIOS II用命令來下載程序比GUI快很多，在GUI下載程序NIOS II還要重新編譯，要等好幾分鐘。我們可以直接敲入命令，下載快得多，玩過Linux的人一看就懂了。在NIOS II工程名上點擊右鍵，選中NIOS II / NIOS II Comman
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NIOS II 命令 下載
- 1. 選擇工程，鼠標右鍵選擇Properties 圖12. 彈出項目屬性對話框，選擇Tool Settings標簽下的Nios II CompileràGeneral 圖23. 在Include Paths處添加lib庫路徑 圖34. 添加完后點擊Apply OK
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NIOS IDE II 頭文件
- 摘要：為了產生穩定激勵信號的目的，采用Verilog硬件語言在FPGA上實現了數字頻率合成器的設計，該設計包括累加器、波形存儲器、AD轉換、低通濾波器等；對累加器、波形存儲器都進行了仿真，并下載到FPGA中，經A／D轉換
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FPGA 數字頻率合成器
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