在上世紀最后的十年里，重復可編程邏輯器件大放異彩，在通信行也得到了廣泛的應用，這一時期FPGA 競爭基本上集中在容量，性能， IO 標準方面。而在便攜應用方面因為FPGA 的高昂的價格，驚人的功耗基本上很少應用。
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Actel 便攜式系統 FPGA
交織技術能很好地糾正信息傳輸過程中出現的突發性錯誤。在數字信息傳輸系統中得到了廣泛應用。本文將在討論信息產業部重點支持發展的TETRA數字集群通信系統語音信道編碼結構和流程的基礎上，重點研究交織技術在其語音信道編碼中的應用及用FPGA實現該交織器的方法。
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TETRA 數字集群 FPGA 通信系統 語音信道編碼 交織器
從制造的角度來講，FPGA測試是指對FPGA器件內部的邏輯塊、可編程互聯線、輸入輸出塊等資源的檢測。完整的FPGA測試包括兩步，一是配置FPGA、然后是測試FPGA，配置FPGA是指將FPGA通過將配置數據下載編程使其內部的待測資源連接成一定的結構，在盡可能少的配置次數下保證FPGA內部資源的測試覆蓋率，配置數據稱為TC，配置FPGA的這部分時間在整個測試流程占很大比例；測試FPGA則是指對待測FPGA施加設計好的測試激勵并回收激勵，測試激勵稱為TS。
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重復配置 測試 FPGA
在對H．264標準中二進制化部分研究和分析的基礎上，提出其FPGA電路結構，采用并行結構及流水線方式設計電路。該結構經Spartan3 FPGA實現，其吞吐量為每周期1 bit，最大時鐘頻率為100 MHz，能夠滿足H．264中第3級及其以上檔次實時視頻編碼的要求。
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H.264 二進制化 編碼器 FPGA
ISE設計套件11的全功能版本將作為Virtex-6 FPGA套件的一部分推出，器件支持僅限于Vitex-6 LX240T-FF1156。Spartan-6 FPGA 套件包括ISE設計套件11 WebPACK軟件。ISE設計套件作為獨立產品另外提供，可提供全面的器件支持，邏輯版本的起價為2995美元?？蛻艨蓮馁愳`思網站免費下載 ISE設計套件11的全功能30天評估版本。
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目標設計平臺 Virtex-6 FPGA 系統開發
在FPGA領域，隨著全球市場“消費化”趨勢的日益明顯，人們對于低功率、小占位面積FPGA的需求不斷增加。此外，環保節能理念日漸深入人心，也使得更多的企業開始使用低功率組件，從而降低系統的能耗。產品上市時間的縮短、效率和可靠性的提高、開發成本的降低以及對設計靈活性的高要求，使得FPGA有了愈來愈廣闊的發展空間，也變得愈加重要。
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快閃 Actel FPGA
作為一個負責FPGA企業市場營銷團隊工作的人，我不得不說，由于在工藝技術方面的顯著成就以及硅芯片設計領域的獨創性，FPGA正不斷實現其支持片上系統設計的承諾。隨著每一代新產品的推出，FPGA在系統中具有越來來越多的功能，可作為協處理器、DSP 引擎以及通信平臺等，在某些應用領域甚至還可用作完整的片上系統。
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設計工具 DSP FPGA ASSP
通過FPGA來構建一個低成本、高性能、開放架構的數據平面引擎可以為網絡安全設備提供性能提高的動力。隨著互聯網技術的飛速發展，性能成為制約網絡處理的一大瓶頸問題。FPGA作為一種高速可編程器件，為網絡安全流量處理提供了一條低成本、高性能的解決之道。
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高性能 網絡安全 FPGA 處理平臺
賽靈思公司在正式發布新一代旗艦產品高性能Virtex-6和低成本Spartan-6 FPGA時，首次提出了“目標設計平臺”的新概念。賽靈思目標設計平臺包含五個關鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業界成熟設計方法的設計環境、采用業界標準FPGA多層連接器的可擴展板和套件、提供接口的IP內核和強大的參考設計。
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目標設計平臺 系統開發 FPGA Virtex-6 Spartan-6
SOPC一詞主要是源自Altera, 其涵義是因為目前CPLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價格下跌的推波助瀾之下, 以往ASIC產品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因為CPLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實現一個高復難度的系統, 而且還能快速改變系統的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
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SOPC CPLD FPGA
在有些系統中有這樣的需求，希望內部網中的某幾個IP地址連接互聯網，而又希望這些IP地址不被非法用戶盜用。可以通過下面的解決辦法實現：首先使用ipchains或者iptables來設定只允許合法的IP地址連出。
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路由 IP Linux Mac
紹了一種利用工具軟件MATLAB強大的數學功能來增強ALTERA公司的可編程邏輯器件設計軟件MAX+PLUSII的仿真功能、提高設計品質的方法，有較強的針對性。
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為抑制電磁噪聲對懸浮控制系統的影響，介紹了一種通過避開噪聲持續時間進行A/D采樣的方法，詳細討論了該方法的原理與實現。實踐表明，它能有效地防止噪聲引入控制系統，提高系統的性能
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懸浮控制 降噪 A/D采樣 FPGA
基于FPGA設計的驅動電路是可再編程的，與傳統的方法相比，其優點是集成度高、速度快、可靠性好。若要改變驅動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變任何硬件的情況下，即可實現驅動電路的更新換代。通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內、外2種除噪方法，并給出了相應的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅動時序及AD9826的采樣時序進行了設計及結果仿真，使CCD的驅動變得簡單且易于處理，這是傳統邏輯電路無法比擬的，對其他CCD時
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CCD驅動時序 模擬信號處理 FPGA
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