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TCP/IP的浮標(biāo)網(wǎng)絡(luò)通信系統(tǒng)設(shè)計(jì)策略
- 水聲信道匹配基礎(chǔ)研究是建立在水聲學(xué)、海洋物理聲學(xué)以及現(xiàn)代信號處理技術(shù)基礎(chǔ)上的新興研究領(lǐng)域。為滿足研究需要而構(gòu)建的局部海域水聲信道測量平臺（圖 1），能夠?qū)崿F(xiàn)環(huán)境信息和信道參量的系統(tǒng)采集和實(shí)時傳遞，對信道
- 關(guān)鍵字： 設(shè)計(jì) 策略 系統(tǒng) 網(wǎng)絡(luò)通信 浮標(biāo) TCP/IP
基于IP核及可重構(gòu)設(shè)計(jì)的信息安全SoC芯片的實(shí)現(xiàn)
- 基于IP核及可重構(gòu)設(shè)計(jì)的信息安全SoC芯片的實(shí)現(xiàn),當(dāng)前,信息安全防護(hù)已經(jīng)從傳統(tǒng)的單點(diǎn)信息加密發(fā)展到了以芯片級硬件防護(hù)為基礎(chǔ),構(gòu)建覆蓋全網(wǎng)絡(luò)系統(tǒng)的信息保障體系。基于芯片級的硬件解決方案已經(jīng)成為保證信息安全的最可靠的途徑?？芍貥?gòu)信息安全SoC芯片是基于信息安全
- 關(guān)鍵字： SoC 芯片 實(shí)現(xiàn) 安全 信息 IP 重構(gòu) 設(shè)計(jì) 基于
USB2.0主機(jī)控制器IP核的設(shè)計(jì)
- USB2.0主機(jī)控制器IP核的設(shè)計(jì),摘要 ：為了擺脫對USB2.0 主機(jī)控制器ASIC 芯片的依賴，提高產(chǎn)品集成度，本文設(shè)計(jì)了針對全速和高速USB 海量存儲設(shè)備的USB2.0 主機(jī)控制器IP 核。首先介紹USB2.0 主機(jī)控制器IP核中主要涉及的USB2.0 通信協(xié)議以及與物理層
- 關(guān)鍵字： 設(shè)計(jì) IP 控制器 主機(jī) USB2.0
符合IEEE1451標(biāo)準(zhǔn)的IP傳感器的設(shè)計(jì)方案介紹
- 摘要:本文基于簡化的IEEE1451智能傳感器信息模型,提出了基于嵌入式Internet技術(shù)的IP傳感器模型,并進(jìn)行了原型實(shí)現(xiàn)。分析了IP傳感器的網(wǎng)絡(luò)時延問題,并在網(wǎng)絡(luò)環(huán)境下對其時延性能進(jìn)行了測試。實(shí)驗(yàn)結(jié)果表明,所設(shè)計(jì)的IP傳感器可廣泛應(yīng)用于分布式網(wǎng)絡(luò)化傳感、測量和控制系統(tǒng)。
關(guān)鍵詞:智能傳感器;IP傳感器;網(wǎng)絡(luò)化傳感;網(wǎng)絡(luò)時延 - 關(guān)鍵字： 設(shè)計(jì) 方案 介紹 傳感器 IP IEEE1451 標(biāo)準(zhǔn) 符合
賽靈思推出關(guān)鍵互聯(lián)IP
- 全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. )今天宣布推出三款對構(gòu)建低成本高靈活性可編程 3G+/4G 無線基站至關(guān)重要的關(guān)鍵互聯(lián)功能 IP ——賽靈思Serial RapidIO Gen 2 v1.2 終端LogiCORE IP、JESD204 v1.1 LogiCORE IP以及CPRI v4.1 LogiCORE IP，所有這三款產(chǎn)品均支持各類互聯(lián)標(biāo)準(zhǔn)，可幫助開發(fā)人員在構(gòu)建具有更高系統(tǒng)容量的新型無線網(wǎng)絡(luò)設(shè)備時，克服各種設(shè)計(jì)挑戰(zhàn)。
- 關(guān)鍵字： Xilinx LogiCORE IP
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