- 譚寧禹 (大連理工大學?微電子學院，遼寧?大連?116024）摘? 要：近年來，5G和物聯網應用對片上系統時鐘提出了新的需求。鎖相環在片內發揮著重要的作用，以產 生不同的時鐘源。這些新需求的主要關注點快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發展，模 擬鎖相環的工作電壓逐漸降低，其設計面臨著巨大的挑戰。根據市場需求，采用全數字鎖相環(ADPLL)進行數 字設計，以減少設計時間和設計工作量。此外，使用標準單元實現的ADPLL不僅可以加快設計時間，而且可以 提高可移植性。當系統處于休眠狀態時，鎖相環
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202003 全數字鎖相環 快速鎖定 頻率預測算法
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