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非二進(jìn)制
非二進(jìn)制 文章 最新資訊
基于40 nm CMOS工藝的高速SAR ADC的設(shè)計(jì)
- 基于40 nm CMOS工藝，設(shè)計(jì)了一種高速逐次逼近型模數(shù)轉(zhuǎn)換器。本設(shè)計(jì)采用了非二進(jìn)制冗余DAC技術(shù)來緩解ADC對(duì)建立時(shí)間和建立精度的要求，來提高ADC量化的準(zhǔn)確性;采用帶有預(yù)放大級(jí)的高速比較器來提高比較器的精度，同時(shí)減小后級(jí)Latch的回踢噪聲，采用了兩級(jí)Latch來進(jìn)一步提高比較器的速度;采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時(shí)序控制，不需要外部時(shí)鐘，有利于提高SAR ADC的速度，并降低了設(shè)計(jì)的復(fù)雜度。設(shè)計(jì)的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號(hào)頻
- 關(guān)鍵字： 高速通信 模數(shù)轉(zhuǎn)換器 逐次逼近 非二進(jìn)制 201803
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非二進(jìn)制介紹
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