- 基于40 nm CMOS工藝，設計了一種高速逐次逼近型模數轉換器。本設計采用了非二進制冗余DAC技術來緩解ADC對建立時間和建立精度的要求，來提高ADC量化的準確性;采用帶有預放大級的高速比較器來提高比較器的精度，同時減小后級Latch的回踢噪聲，采用了兩級Latch來進一步提高比較器的速度;采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設計的復雜度。設計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻
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高速通信 模數轉換器 逐次逼近 非二進制 201803
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