- Verilog HDL 不僅提供描述設計的能力，而且提供對激勵、控制、存儲響應和設計驗證的建模能力。激勵和控制可用初始化語句產生。驗證運行過程中的響應可以作為 “ 變化時保存 ” 或作為選通的數據存儲。最后，設計驗證可以通過在初始化語句中寫入相應的語句自動與期望的響應值比較完成。
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Verilog HDL 設計模擬
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