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        EEPW首頁 >> 主題列表 >> 設(shè)計(jì)方法

        設(shè)計(jì)方法 文章 最新資訊

        基于模塊化設(shè)計(jì)方法實(shí)現(xiàn)FPGA動態(tài)部分重構(gòu)

        • 摘要:介紹了Xilinx FPGA的配置原理和FPGA模塊化設(shè)計(jì)流程以及劃分重構(gòu)模塊的原則。通過一個(gè)實(shí)例介紹了采用模塊化設(shè)計(jì)方法實(shí)現(xiàn)Virtex-E FPGA動態(tài)部分重構(gòu)的過程,能使重構(gòu)模塊在系統(tǒng)運(yùn)行時(shí)改變其邏輯功能,而固定模塊
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        基于Matlab的IIR數(shù)字濾波器設(shè)計(jì)方法比較及應(yīng)用

        • 濾波是信號處理的基礎(chǔ),濾波運(yùn)算是信號處理中的基本運(yùn)算,濾波器的設(shè)計(jì)也就相應(yīng)成為數(shù)字信號處理的最基本問題之一。這里著重IIR數(shù)字濾波器的設(shè)計(jì)研究,應(yīng)用Butterworth濾波器,Chebysheve I型濾波器,ChebysheveⅡ型濾波器以及橢圓濾波器分別對低通、高通、帶通和帶阻四種濾波器形式進(jìn)行比較仿真,通過不同設(shè)計(jì)方法的對比,將各種濾波器的設(shè)計(jì)特點(diǎn)很好地呈現(xiàn)出來。應(yīng)用了Butterworth濾波器實(shí)現(xiàn)了混合信號頻譜的分離,取得了良好的仿真效果。
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        減少諧波失真的PCB設(shè)計(jì)方法

        • 實(shí)際上印刷線路板(PCB)是由電氣線性材料構(gòu)成的,也即其阻抗應(yīng)是恒定的。那么,PCB為什么會將非線性引入信號內(nèi)呢?答案在于:相對于電流流過的地方來說,PCB布局是“空間非線性”的。放大器是從這個(gè)電源還是從另外一個(gè)
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        數(shù)字頻率表設(shè)計(jì)方法

        • 設(shè)計(jì)要求
          1.設(shè)計(jì)一個(gè)能測量方波信號頻率的頻率計(jì),測量結(jié)果用十進(jìn)制數(shù)顯示。
          2.測量的頻率范圍是110KHz,分成兩個(gè)頻段,即1999Hz,1KHz10KHz,用三位數(shù)碼管顯示測量頻率,用LED顯示表示單
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        晶體振蕩電路的設(shè)計(jì)方法

        • 哈特萊振蕩電路與考畢茲振蕩電路等LC型振蕩電路,其振蕩率是由電路中的線圈與電容所決定的。此一線圈與電容器并非只是指電路圖上所表示的組件數(shù)值,尚包含有晶體管的電極間容量印刷電路銅箔圖樣內(nèi)所包含的L,C成分。
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        寬帶放大器的設(shè)計(jì)方法以及仿真和實(shí)測

        • 分布式放大器能提供很寬的頻率范圍和較高的增益。有一段時(shí)間,其設(shè)計(jì)通常采用傳輸線作為輸入和輸出匹配電路。隨著砷化鎵(GaAs)微波單片集成電路的發(fā)展成熟,為了提高效率、輸出功率、減小噪聲系數(shù),人們提出了很多種
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        采用PC的IC工具降低MEMS設(shè)計(jì)方法

        • 鑒于MEMS工藝源自光刻微電子工藝,所以人們很自然會考慮用IC設(shè)計(jì)工具來創(chuàng)建MEMS器件的掩膜。然而,IC設(shè)計(jì)與MEMS設(shè)計(jì)之間存在著根本的區(qū)別,從版圖特性、驗(yàn)證或仿真類型,到最重要的構(gòu)造問題。 盡管針對MEMS設(shè)計(jì)
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        心電信號采集放大電路的簡單設(shè)計(jì)方法

        • 1 人體心電信號的特點(diǎn)
          心電信號屬生物醫(yī)學(xué)信號,具有如下特點(diǎn):
          (1)信號具有近場檢測的特點(diǎn),離開人體表微小的距離,就基本上檢測不到信號;
          (2)心電信號通常比較微弱,至多為mV量級;
          (3)屬低頻
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        基于可編程器件的任意進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法

        • 1 引言
          目前計(jì)數(shù)器設(shè)計(jì)主要有軟件、硬件電路搭建和EDA技術(shù)編程實(shí)現(xiàn)等多種方式。其中,EDA技術(shù)編程實(shí)現(xiàn)方式由于具有軟件的靈活性和接近硬件電路計(jì)數(shù)器的最高計(jì)數(shù)頻率而應(yīng)用廣泛。但對于位寬8 bit以上,模式較復(fù)雜
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        數(shù)字電子系統(tǒng)的EDA設(shè)計(jì)方法研究

        • 0 引 言
          隨著計(jì)算機(jī)與微電子技術(shù)的發(fā)展,電子設(shè)計(jì)自動化EDA領(lǐng)域已成為電子技術(shù)發(fā)展的主體,數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。推動該潮流發(fā)展的引擎,就是日趨進(jìn)步和完善的CPLD
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        基于電磁流量計(jì)信號轉(zhuǎn)換器的校驗(yàn)器設(shè)計(jì)方法研究

        • 設(shè)計(jì)了一種電磁流量計(jì)轉(zhuǎn)換器的校驗(yàn)器,能直接利用電磁流量計(jì)信號轉(zhuǎn)換器輸出的勵(lì)磁電流來提供校驗(yàn)器的電源及同步信號而不需要外接電源,可用于各種電磁流量計(jì)信號轉(zhuǎn)換器的校驗(yàn)。實(shí)踐證明,該校驗(yàn)器的使用,將大大提高電磁流量計(jì)的測量精度。
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        多端口寄存器堆的低功耗設(shè)計(jì)方法

        • 隨著半導(dǎo)體工藝的飛速發(fā)展和芯片工作頻率的提高,芯片的功耗迅速增加,導(dǎo)致芯片發(fā)熱量的增大和可靠性的下降。因此,功耗成為集成電路設(shè)計(jì)中的一個(gè)重要考慮因素。寄存器堆作為微處理器的關(guān)鍵部件。為了滿足其運(yùn)算速度和指令級并行的流水線結(jié)構(gòu),高速和多端口讀寫成為發(fā)展的必然趨勢,其低功耗設(shè)計(jì)對降低整個(gè)處理器的功耗具有重要的意義。讀寫位線、負(fù)載電容、靈敏放大器、時(shí)鐘翻轉(zhuǎn)等是影響寄存器堆總功耗的重要因素。針對各因素進(jìn)行低功耗設(shè)計(jì)成為寄存器堆設(shè)計(jì)的關(guān)鍵。
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        CMOS集成電路設(shè)計(jì)中電阻設(shè)計(jì)方法的研究

        • 討論了集成電路設(shè)計(jì)中多晶硅條電阻、MOS管電阻和電容電阻等3種電阻器的實(shí)現(xiàn)方法,論述了他們各自的優(yōu)點(diǎn)、缺點(diǎn)及其不同的作用
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        嵌入式存儲器的設(shè)計(jì)方法和策略

        • 本文介紹的設(shè)計(jì)方法包括設(shè)計(jì)概念、網(wǎng)表的建立、設(shè)計(jì)、布線以及存儲器模塊的驗(yàn)證,該方法可確保存儲器模塊在嵌入SoC時(shí)能有效地工作。
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