- 隨著快速傅里葉變化(FFT)在信號處理應用領域的廣泛應用，不同場合對硬件實現的 FFT 算法結構提出了多樣化的要求，針對這種需求在硬件編程設計中將 FFT 分割成模塊化的三部分：數據存儲重排模塊、旋轉因子調用模塊、蝶形運算模塊。通過時序調用可組成不同結構的 FFT 處理器，實現流水結構與遞歸結構兩種方案，分別側重于處理速度與資源占用量兩方面的優勢。在FPGA硬件設計中使用 Verilog 語言完成代碼編程，實現了兩種結構的 512 點基 2 算法的快速傅里葉變換，使用 Modelsim 完成功能仿真。與
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FFT 硬件實現 基 2 算法 模塊化設計 流水線結構 遞歸結構 201902
- 摘要：針對脈沖耦合神經網絡(PCNN)具有神經元脈沖同步激發、適合硬件實現的特點，提出了一種基于FPGA的PCNN實時處理系統。系統設計了時鐘分頻、串口
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脈沖耦合神經網絡 硬件實現 FPGA 圖像處理
- 硬件的設計必須要實現對動力電池組的合理管理，首先必須保證采集數據的準確性;其次是可靠穩定的系統控制;最后...
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鋰電池 硬件實現
- 介紹了RBF神經網絡，并采用CORDIC算法實現了其隱層非線性高斯函數的映射。同時，為縮減ROM表的存儲空間并提高查表效率，本設計還采用了基于STAM算法的非線性存儲。最后，以Altera公司開發的EDA工具QuarlusⅡ作為編譯、仿真平臺，采用Cyclone系列中的EP1C6Q 240C8器件，實現了RBF神經網絡在FPGA上的實現，并以XOR問題為算例進行硬件仿真，得出仿真結果與理論值一致。
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FPGA RBF 神經網絡 硬件實現
- 針對高清圖像在中值濾波預處理過程中排序量多、速度慢的特點，提出適合鄰域圖像并行處理機的分塊存儲方法。在流水線結構下，1個時鐘周期可以并行處理32個3×3鄰域的中值濾波運算，實現了高速、實時的1 920×1 080灰度圖像中值濾波器。
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FPGA 中值濾波 硬件實現
- 設計了一種基于FPGA的1024點16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統的處理速度，改善了系統的性能。提出了先進行前一級4點蝶形運算，再進行本級與旋轉因子復乘運算的結構。合理地利用了硬件資源。對系統劃分的各個模塊使用Verilog HDL進行編碼設計。對整個系統整合后的代碼進行功能驗證之后，采用QuartusⅡ與Matlab進行聯合仿真，其結果是一致的。該系統既有DSP器件實現的靈活性又有專用FFT芯片實現的高速數據吞吐能力，在數字信號處理領域有廣泛應用。
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FPGA FFT 算法 硬件實現
- 介紹了一種適用于較小面積應用場合AES密碼算法的實現方案。結合該算法的特點，在常規輪變換中提出一種加／解密列混合變換集成化的硬件結構設計，通過選擇使用同一個模塊，可以實現加密和解密中的線性變換，既整合了部分加／解密硬件結構，又節約了大量的硬件資源。仿真與綜合結果表明，加／解密運算模塊面積不超過25 000個等效門，有效地減小了硬件實現面積，同時該設計方案也滿足實際應用性能的需求。
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AES 密碼算法 硬件實現
- 摘要：提出了一種完整的降采樣FIR濾波器的設計和硬件實現方法。該方法首先利用matlab工具箱自帶的FDAtool設計出降采樣FIR濾波器的系數，然后采用橫向抽頭式結構進行硬件實現。硬件實現時，先利用FIR濾波器系數對稱的
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FIR 降采樣 濾波器 硬件實現
- 摘要：BCH碼是一種理論上比較成熟的代數碼型，在電力通信系統，GSM標準的語音和數據業務，以及衛星通信和數字廣播通信(DVB-S2)等多個領域均有著廣泛的應用?；趦绱芜\算，在線性反饋移位寄存器(LFSR)下實現了基于Be
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BCH 算法 硬件實現
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