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基于I2C總線的處理器的聯(lián)網(wǎng)設(shè)計(jì)方案
- 基于I2C總線的處理器的聯(lián)網(wǎng)設(shè)計(jì)方案,隨著微控制器的價(jià)格越來越低，功能越來越強(qiáng)大，電氣設(shè)計(jì)人員發(fā)現(xiàn)在單板和多板系統(tǒng)中都使用多個(gè)小型控制器是一種更加經(jīng)濟(jì)高效的方法。這種輔助處理器能夠減輕主處理器在耗時(shí)任務(wù)上面的處理開銷，例如掃描鍵盤、顯示控
- 關(guān)鍵字： 設(shè)計(jì) 方案 聯(lián)網(wǎng) 處理器 I2C 總線 基于
基于μC/OS-II嵌入式系統(tǒng)的EPA通信協(xié)議的實(shí)現(xiàn)方案
- 基于μC/OS-II嵌入式系統(tǒng)的EPA通信協(xié)議的實(shí)現(xiàn)方案,摘要: 本文提出了一種基于mu;C/OS-II嵌入式系統(tǒng)的EPA通信協(xié)議的實(shí)現(xiàn)方案。簡要介紹了EPA通信協(xié)議和模型，針對在以mu;C/OS-II嵌入式系統(tǒng)為平臺實(shí)現(xiàn)EPA設(shè)備通信的需求，提出了設(shè)計(jì)思路及其構(gòu)建方法，并在實(shí)驗(yàn)系統(tǒng)上得
- 關(guān)鍵字： 協(xié)議 實(shí)現(xiàn) 方案 通信 EPA C/OS-II 嵌入式 系統(tǒng) 基于
j基于FPGA EP2S60的SoPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方案
- j基于FPGA EP2S60的SoPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方案,為了提高設(shè)計(jì)性能(有時(shí)甚至只是為了達(dá)到設(shè)計(jì)要求)，對所設(shè)計(jì)的SOPC系統(tǒng)進(jìn)行綜合優(yōu)化是非常必要的。論文結(jié)合具體工程，以Altera公司的FPGA EP2S60為例，探討了SOPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方法。
1 綜合優(yōu)化設(shè)計(jì)的一般流 - 關(guān)鍵字： 綜合 優(yōu)化 方案 設(shè)計(jì) 系統(tǒng) FPGA EP2S60 SoPC 基于
基于A/D和DSP的高速數(shù)據(jù)采集系統(tǒng)方案介紹
- 中頻信號分為和差兩路,高速A／D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對這兩路信號進(jìn)行采集。對于兩路數(shù)據(jù)采集電路,A／D與DSP的接口連接是一樣的。兩個(gè)A／D同時(shí)將和路與差路信號采樣,并分別送入兩個(gè)FIFO;DSP分時(shí)從兩個(gè)FIFO中
- 關(guān)鍵字： DSP 高速數(shù)據(jù) 采集系統(tǒng) 方案
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