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分析復(fù)雜器件內(nèi)部的實(shí)時(shí)可視性的設(shè)計(jì)方法
- 分析復(fù)雜器件內(nèi)部的實(shí)時(shí)可視性的設(shè)計(jì)方法, 如果在一個系統(tǒng)中擁有幾個處理器和外設(shè)，要開發(fā)具有成本效益、可靠的產(chǎn)品，尤其是在今天很短的產(chǎn)品開發(fā)時(shí)間的條件下，了解所有這些芯片的實(shí)時(shí)動態(tài)特性將變得非常重要。實(shí)時(shí)嵌入式系統(tǒng)越來越多地在多內(nèi)核ASIC或系統(tǒng)
- 關(guān)鍵字： 可視性 設(shè)計(jì) 方法 實(shí)時(shí) 內(nèi)部 復(fù)雜 器件 分析
開關(guān)電源的抗干擾分析
- 引言 開關(guān)電源產(chǎn)生的干擾，按噪聲干擾源種類來分，可以分為尖鋒干擾和諧波干擾；若按耦合通路來分，可分為傳導(dǎo)干擾和輻射干擾，開關(guān)電路框圖如圖1。
2 開關(guān)電源的主要干擾 2.1 一次整流回路的干擾 - 關(guān)鍵字： 分析 抗干擾 開關(guān)電源
對片上網(wǎng)絡(luò)低功耗的分析
- 摘要： 片上系統(tǒng)（SoC） 發(fā)展到片上網(wǎng)絡(luò)（NoC） , 能量消耗逐漸成為芯片設(shè)計(jì)的首要限制因素。通過建立CMOS 電路和網(wǎng)絡(luò)通訊2 個層面不同的功耗模型， 從集成電路不同的設(shè)計(jì)層次、片上網(wǎng)絡(luò)通訊功耗以及NoC 映射問題等方
- 關(guān)鍵字： 分析 功耗 網(wǎng)絡(luò)
基于Cadence_Allegro的高速PCB設(shè)計(jì)信號完整性分析與仿真
- 摘要：信號完整性問題已成為當(dāng)今高速PCB設(shè)計(jì)的一大挑戰(zhàn)，傳統(tǒng)的設(shè)計(jì)方法無法實(shí)現(xiàn)較高的一次設(shè)計(jì)成功率，急需基于EDA軟件進(jìn)行SI仿真輔助設(shè)計(jì)的方法以解決此問題。在此主要研究了常見反射、串?dāng)_、時(shí)序等信號完整性問題
- 關(guān)鍵字： 完整性 分析 仿真 信號 設(shè)計(jì) Cadence_Allegro 高速 PCB
利用模擬分析設(shè)計(jì)基板天線
- 本文要介紹如何利用模擬分析，探討負(fù)責(zé)電波輸出入的基板型天線動作機(jī)制與設(shè)計(jì)技巧。
- 關(guān)鍵字： 天線 設(shè)計(jì) 分析 模擬 利用
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